论文 基于vhdl语言直接测频法频率计设计（原创） - 图文

基于

vhdl语言直接测频法频率计设计

一.设计原理

频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。测频法就是在确定的闸门时间Tw内，记录被测信号的脉冲个数Nx，则被是信号的频率为fx=Nx/Tw 。通常情况下计算每秒内待测信号的脉冲个数，即闸门时间为1 s。闸门时间越长，得到的频率值就越准确，但闸门时间越长，则每测一次频率的间隔就越长。闸门时间越短，测得的频率值刷新就越快，但测得的频率精度就受影响。一般取1 s作为闸门时间。

原理图：

原理图

设计框图：

基准时钟 产生一秒闸门信号 待测信号 十进制 计数器 数据 锁存 动态 显示 译码 显示

设计框图

二．系统分析

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1．顶层文件。用于集成各个模块的进程，定义输入输出端口。

2．控制模块。控制十进制计数器的计数及锁存器的工作，当计数器停止计数，则锁存器接收计数器的计数数据。

3．计数器。由于需要使用数码管显示频率，所以采用的是十进制可清零、具有使能功能的计数器模块。

4．锁存模块。接受七个计数器信号中的四个进行锁存。

5．译码显示模块。因为每个数码管有八个段（包括小数点），所以需要八个段选输出，另外有四个位选输出控制四位数码管的亮灭。

二.程序设计

（1）十进制计数器模块

计数器模块是对输入脉冲信号的频率进行测量，由4个十进制加法器组成，其中EN为计数器选通控制信号，START为计数清零信号。在计数清零信号清零后，当计数使能信号EN有效时，开始对待测信号进行计数。本程序计数使能信号EN的宽度为1s（与闸门信号同宽），计数结果为待测信号的频率。

（2）4位锁存器模块

当锁存信号上升沿到来时，将计数器的计数值锁存，这样可由外部的八段译码器译码并在数码管上显示。设置锁存器的好处是显示的数据稳定。复位后，锁存器里面的内容将清零。另外程序设定开关s3用于将低四位送锁存器，当按下时显示低四位，用于测量大于9999Hz的信号时显示低四位。

（3）控制模块

根据频率的定义和测量的基本原理，测量信号的频率必须有一个脉宽为1秒的对输入信号脉冲计数允许(EN)的信号，1秒计数结束后，计数值锁入锁存器的锁存信号。

控制模块的计数使能信号EN能产生一个1秒脉宽的周期信号。当 EN为高电平时，允许计数；低电平时停止计数，并保持其所计的脉冲数。

在停止计数期间，首先需要一个锁存信号CLK的上升沿将计数器在前1秒的计数值锁存进各锁存器中，并由译码器译出并显示计数值。锁存信号后必须有一个清零信号START对计数器进行清零，为下一秒钟的计数操作作准备。

（4）译码显示模块

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动态显示是把所有的数码管的输入信号连在一起，这种连接方式有2个优点：一是节约器件的I\\O端口；二是降低功耗。每次向数码管写数据时，通过片选信号选通其中一个数码管并把数据写入，利用0.02us换一个数码管亮产生视觉暂留效果，在每个0.02us里面实际只有一个数码管是亮的。程序设定当待测频率为1~9999Hz时，单位为Hz,没小数点，大于9999Hz时单位kHz，出现小数点。

三．实验结果

8765Hz测试结果：

119.765kHz测试结果： 高四位

3

低四位

1.019765mHz测试结果： 高四位

4

低四位

引脚定义：

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