数据通路及其控制试题

数据通路及其控制试题

1． 图1为双总线结构机器的数据通路，IR为指令寄存器，PC为程序计数器（具有自增功能），M为主存（受R/W信号控制），AR为地址寄存器，DR为数据缓冲寄存器，ALU由加、减控制信号决定完成何种操作，控制信号G控制的是一个门电路。

另外，线上标注有控制信号，例如yi表示y寄存器的输入控制信号，R1o为寄存器R1的输出控制信号，未标字符的线为直通线，不受控制。假设该模型机规定所有寄存器的数据打入都只能在一个CPU周期的最后一个时钟周期完成。

(1) 设指令“LAD (R1)，R2”完成将(R1)为地址的内存单元的内容取至寄存器R2，假设指令地址已在PC中，请用方框图语言画出该指令的指令周期流程图，并在每一个CPU周期右边列出相应的微操作控制信号序列。(8分)

(2) 为缩短指令周期，将存储器M分设为指令存储器M1和数据存储器M2，修改的数据通路如图2所示。对于此修改后的数据通路图，画出指令“LAD (R1)，R2”的指令周期流程图，并在每一个CPU周期右边列出相应的微操作控制信号序列。(4分)

2. 图3为某模型机的数据通路图。其中，R1和R2为通用寄存器，MDR为内存数据寄存器，MAR为内存地址寄存器，M为存储器，PC为程序计数器，IR为指令寄存器，ALU为算术/逻辑运算器，T1和T2为ALU的暂存器。

图3中标注有控制信号，所有的细单线箭头代表控制微命令，如DB→MDR命令代表将Data Bus上的数据打入MDR中。未标字符的线则为直通线，不需要微命令进行控制。假定指令地址已在PC中；所有的微命令由操作控制器发出，但为简便起见，未在图中画出；存储器的读/写需要一个CPU周期。根据图1的数据通路图，回答下述的问题：

Data Bus Address Bus MDR → DB IB → MDR DB → MDR MDR IB → R 1 MDR → IB R 1 IB → R 2 R 1 IB → R 2 → MAR IB MARR 2 IB → M RD WR PC → IB T 1 IB → T 1 T 2 IB → T 2 PC IB → PC IR IB → IR D → IB

ALU A → IB + -

图1 模型机数据通路示意图

(1) 设指令“JMP ADR”实现目标地址为ADR的无条件跳转功能。假定这是一条双字长的指

令，即先访问一次内存取出指令，然后再访问一次内存取出目标地址。参照图4中已经

给出的、基于方框图语言的部分指令周期流程图，填写空格(1)-(4)的内容。（4分）

PC->MARPC->IB, IB->MARPC->MARPC->IB, IB->MARM->MDR取指RD, DB->MDRM->MDRRD, DB->MDR执行(1)译码(2)(3)(4)

图4 JMP ADR的指令周期流程图

(2) 设指令“SUB R1，R2”完成R1←R1-R2的功能。现规定被减数放在T1中，减数放在T2中。请参照第(1)问的方法，用方框图语言画出该指令的执行周期流程图，并在每一个方框的右边列出相应的微操作控制信号序列。

3. 图5为某处理机逻辑框图，有两条独立的总线BUS1、BUS2和两个独立的存储器，分别是指令存储器IM和数据存储器DM。R1和R2为通用寄存器，PC为程序计数器，IR为指令寄存器，ALU为算术/逻辑运算器。图中标注有控制信号，所有的细单箭头代表控制微命令，如DARin代表将BUS1上的数据打入数存DM的地址寄存器中；C5则是通过控制门C5的信号。未标字符的线则为直通线，不需要微命令进行控制。假定指令的地址已经在PC中，所有的微命令由控制器发出，IM和DM的读/写都需要一个CPU周期。

指令“LDA A”的功能是将数存DM中存储地址为A的内容取至寄存器单元AC0。根据图1所示的数据通路图，补全该指令的流程图（图6）以及相应的微操作控制信号。

图5 模型机数据通路图

(1)IM->IDR取指(2)RD, IDRin(3)DM->DDR(4)R/W=R, DDRin执行IDR->IRPC=PC+1C6, IRin, +1DDR->AC0C9, AC0in译码

图6 LDA A指令的指令周期流程图

4. 某16 位计算机主存按字节编址。存取单位为16 位；采用16 位定长指令格式；CPU 采用单总线结构，主要部分如图7所示。图中R0~R3 为通用寄存器；T 为暂存器；SR 为移位寄存器，可实现直送(mov)、左移一位(left)、右移一位(right)共3 种操作，控制信号为Srop，SR的输出信号Srout 控制；ALU可实现直送A(mova)、A 加B(add)、A 减B(sub)、A与B(and)、A 或B(or)、非A(not)、A 加1(inc)7 种操作，控制信号为ALUop。控制信号ALUop 和SRop 的位数至少是位和位。

SRout SRop R0 ALUop B R2 R1 CPU （中央处理器） 移位寄存器 SR ALU A Tin MUX MAR MDR PC IR 主存 T MUXop R3 CPU 内总线 2 控制部件 … 主存总线

图7 某16 位计算机CPU模型图

本文来源：https://www.bwwdw.com/article/qhx7.html