2015集成电路课程设计

Harbin Institute of Technology

课程设计说明书（论文）

课程名称： 模拟集成电路课程设计 设计题目：采用电阻电容做miller补偿的二级运算放 大器的设计与实现

院 系： 航天学院 微电子科学与技术系 班 级： 设 计 者： 学 号： 指导教师： 王永生 设计时间： 2015年7月13日-2015年7月24日

哈尔滨工业大学

哈尔滨工业大学课程设计任务书 姓 名： 院 （系）：航天学院微电子科学与技术系 专 业： 电子信息科学与技术 班 号： 任务起至日期： 2015 年 7 月 13 日 至 2015 年 7 月 24 日 课程设计题目： 采用电阻电容做miller补偿的二级运算放大器的设计与实现 已知技术参数和设计要求： 第一部分 电路设计与模拟 选择题目，并开展电路设计。 ·确定电路结构； ·设计电路中各器件尺寸以达到设计参数要求； ·采用Hspice或Spectre对电路按照题目要求进行相关的直流、交流、瞬态等仿真。（例如对于放大器，进行以下相关特性进行仿真，诸如开环增益的幅频和相频响应、CMRR、PSRR、共模输入范围、输出电压摆幅、压摆率（slew rate）、建立时间、噪声、功耗等。） 第二部分 版图设计与验证 ·掌握所给CMOS集成电路工艺规则，进行版图设计； ·根据CMOS集成电路工艺规则文件，对版图进行DRC验证； ·完成版图与电路的一致性检查（LVS验证）； ·完成版图的寄生参数提取（PEX）。 基本要求： ·学会电路原理图和版图编辑软件的使用； ·学会电路模拟软件的使用； ·掌握集成电路性能与电路结构和器件尺寸之间的关系，能够正确分析和设计电路； ·掌握CMOS集成电路制造工艺基本流程及其所需的光刻掩膜版，以及每块光刻掩膜版的作用，能够识别集成电路版图； ·掌握集成电路版图设计规则的含义以及消除或减小寄生效应的措施，能够正确设计集成电路版图； ·学会版图设计规则检查（DRC）、电路与版图一致性检查（LVS）、版图参数提取（LPE/PEX）软件的使用。 ·要求学生设计实践结束后撰写实践报告，提供各个设计实践环节的结果。 工作量： 本课程设计在每位同学学习集成电路设计及版图EDA工具的使用的基础上，在备选参考题目中任选其一，完成电路设计及版图设计。 熟悉开发环境、学习电路设计和版图设计EDA工具使用以及相关电路的仿真技术：10学时 分析题目、确定设计方案：5学时 设计、验证以及仿真分析、整理数据：25学时 工作计划安排： 2015.7.13 -- 2015.7.13 学习spectre等电路设计EDA工具软件，分析设计题目 2015.7.14 -- 2015.7.17 设计电路，进行电路仿真和验证 2015.7.20 -- 2015.7.20 学习virtuoso、calibre等版图设计EDA工具软件 2015.7.21 -- 2015.7.23 根据所给的工艺规则进行版图设计，并整理数据 2015.7.24 撰写课程设计报告 同组设计者及分工： 无同组者 指导教师签字___________________ 年 月 日 教研室主任意见： 教研室主任签字___________________ 年 月 日 *注：此任务书由课程设计指导教师填写。

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一、功能描述

设计一个采用电阻电容做miller补偿的二阶运算放大器，满足如下要求，其中负载电容CL = 1pF。 Av > 10000V/V， VDD = 5V， GB = 5MHz ，SR > 10V/μs ，60° 相位裕度， Vout 摆幅 =0.5~4.5V, ICMR 1.5~4.5V， Pdiss≤?2mW 二、电路设计 1.设计思路

为了同时满足高增益和大的输出摆幅的要求，我们需设计一个二级运算放大器，但这不可避免地引入了额外的极点。由于运放一般闭环工作，所以为了避免运放振荡，我们在设计时必须考虑频率补偿，使其满足一定的相位裕度，但相位裕度过大，运放的时间响应速度慢，60度的相位裕度刚刚好，我们应该努力达到这一值。Miller补偿是一种非常好的补偿方法，但会引入右半平面的零点，考虑将一个电阻与miller电容串联，将引入的零点移到左半平面，同时与第一非主极点对消，从而可以达到良好的效果。

运算放大器采用差动输入方式有很多优点，其最突出的优点是可以抑制共模干扰，提高CMRR和PSRR。电流镜做第一级差动运放的负载可以将双端输入转为单端输出，同时也可达到很大的增益。第二级放大器就采用共源级的放大器，可以达到大的输出摆幅。

在集成电路制作过程中，大的电阻会占用很大的芯片面积，提高了成本，而且电阻的精度非常差，虽然做miller补偿用的电阻对精度的要求不是很高，但采用工作在线性区的mos管做电阻，效果更佳。该电阻的栅极如何偏置是一个难题，参考Razavi的10.5节的介绍，我们可以设计一个偏置电路。如图1的M8、M9、M11三个管子为M10提供偏置。整体电路图设计如图1所示。 2.计算尺寸

详细计算过程见附录，计算结果总结如下：

（W/L）1 = 1 （W/L）2 = 1 （W/L）3 =2 （W/L）4 = 2 （W/L）5 = 7 （W/L）6 = 15 （W/L）7 = 26 （W/L）8 = 15 （W/L）9 = 6 （W/L）10 = 2 （W/L）11= 26 I5 = 15μA Cc=0.3pF Vout 摆幅 = 0.2~4.61V

Pdiss = 0.645mW Av = 17000

3.上机验证 3.1编辑电路图

按照实验指导附录1做数据准备工作。

然后进入~/training/ic/spice_labs$目录，启动cadence的设计环境平台，在命令行提示符($)下执行，

$ icfb &

首先建立一个设计库，tools -> library manager， File -> New -> Library。在Name内添上shuhao，ok后，选择compile a new techfile，然后ok。然后选择techfile。

在设计库里建立一个schematic view，在Library Manager菜单 New-> cell view，填入amp，view name选schematic，然后ok，则会出现电路图的编辑界面。插入元器件，选择chrt35dg_SiGe

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中的nmos5p0、pmos5p0、res、cap等器件。按照计算给各个管子添加宽长尺寸，形成如下电路图，如图1。然后check and save。

图1 电路原理图

3.2编辑二级放大器的symbol

选择Design->Create Cellview -> From Cellview，在弹出的界面，按ok后出现symbol Generation options，选择端口排放顺序和外观，然后按ok出现symbol编辑界面。按照需要编辑成想要的符号外观，如图2。

图2 二级放大器的symbol

3.3采用闭环仿开环的方式对运放进行交流，瞬态以及噪声分析

方法和前面的“建立schemtic view”的方法一样，但在调用单元时除了调用analogLib库中的电压源、信号源等之外，将此amp调用到电路图中，并添加输入激励源的设置以及负载电容。注意提供电流偏置的电流源通过复制电流得到，所以外加电流源的电流与流过M5的电流相等，外加mos管的W/L也与M5相等，如图3。电压源设置为5V，信号源设置如下：AC magnitude=1, DC voltage=vin,

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Offset voltage=vin, amplitude为50uA，freq=1k。

图3 闭环仿开环电路图

在schematic编辑界面，选择Tools-> Analog Environment，出现Virtuoso Analog Design Environment (ADE)， 在ADE中，设置仿真器、仿真数据存放路径和工艺库，具体地，setup->Simulator/Directory/Host? 中选择simulator为spectre，project Directory改为./simulation。 Setup->Model Libraries中Model Library File 找到sm046005-1j.scs文件填入，section部分填typical，再次找到sm046005-1j.scs文件填入，section部分填capacitor，按add，然后ok。

Variables->copy from cellview, 则电路中的变量出现在ADE中Design Variable一栏中，将vin设置为2.5V，然后点击choose analysis进行仿真设置，首先进行交流仿真设置，在Sweep Variable里选择Frequency,Sweep range选择1—10G，，Points per Decade选择30，如图4所示。

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图4 交流仿真设置

之后选择tran进行瞬态仿真，由于所添加的交流小信号的频率为1kHz，周期为1ms，所以Stop Time选择5ms，如图5。

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图5 瞬态仿真设置

然后选择noise进行噪声仿真，设置如下

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图6 噪声仿真设置

设置结果如图7。

图7 仿真设置

然后点run and netlist。

首先进行交流仿真，仿真结果如图8所示。在幅频特性的图上选取增益为0时对应的频率，再在相频特性曲线上找到该频率下所对应的相位，即可得相位裕度，从图8可以看到该二级放大器的相位裕度约为66°，满足目标60° 的相位裕度。从幅频图上我们还可以得到低频增益，为了更清楚地看出低频增益，我们在其中选择了一点，该点增益为91.7761dB，即387976倍，如图9所示。

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图8 交流仿真（1）

图9 交流仿真（2）

然后进行瞬态仿真，仿真结果如图10所示。从图中可以得到，在1kHz频率下，输出信号峰峰值为1.013V，又由于输入小信号峰峰值为100uV，所以增益Av=1.62474/0.0001=16247. 说明在1kHz频率下增益已经下降较多。

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图10 瞬态仿真波形图

再次进行噪声分析，我们分别将噪声信号折算到输入和输出，折算到输入的噪声如图11所示，折算到输出的噪声如图12所示，从这两幅图中可以明显得看出，在低频时，噪声电压更高，这是受1/f噪声的影响。

图11 输入噪声电压

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图12 输出噪声电压

利用此电路图，我们还可近似得到该运放的功耗，在直流扫描时我们保存直流工作电，在Calculator中选择OP，再选择直流电路，在list中选pwr，如图13所示。再点击print得到结果，如图14所示。

图13 仿功耗设置

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图14 功耗仿真结果

3.4进行CMRR的仿真

仿真电路图如图15所示，该电路采用单位增益结构，差模增益为1，我们可以通过该电路得到共模增益，那么-20log|A|为CMRR,其中A为共模增益。

图15 仿CMRR电路图

我们只需进行交流仿真，交流仿真设置如图4.我们画出如图16所示表达式的示意图。

图16 CMRR plot表达式

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仿真结果如图17，从图中可以得到该运放在低频时的共模抑制比为104.846dB。随频率的上升呈下降趋势。

图17 CMRR仿真结果

3.5进行PSRR的仿真

仿真电路图如图18所示，原理与CMRR仿真原理类似。

图18 PSRR仿真电路图

我们只需进行交流仿真，交流仿真设置如图4。仿真结果如图19，从图中可以得到该运放在低频时的PSRR为86.3762dB。随频率的上升呈下降趋势。

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图19 PSRR仿真结果

3.6 输入共模范围仿真

仿真电路图如图20所示，依然连接成单位增益的形式。

图20 输入共模范围仿真电路图

我们进行直流扫描，扫描变量为vin，扫描范围为0-5V,结果如图21

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图21 输入共模范围仿真结果

为了看清输入共模范围，我们将图21进行局部放大，如图22和23所示。从图22可以得到输入共模范围的下限为317mV，从如23可以得到输入共模范围的上限为4.86V，均满足预设目标。

图22 输入共模范围仿真结果局部放大（1）

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图23 输入共模范围仿真结果局部放大（2）

3.7 输出电压摆幅仿真

仿真电路图如图24所示，该电路图接成闭环增益为10的形式，这样方便看出输出摆幅。

图24 输出摆幅仿真电路图

同样进行dc仿真设置，仿真结果如图25，从该图我们可以得到输出电压摆幅为208uV-4.66V，满足预设目标。

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图25 输出电压摆幅仿真结果

3.8 建立时间仿真

仿真电路图如图26，输入信号要加一方波信号。

图26 建立时间仿真电路图

进行瞬态仿真，仿真时间设为5us，结果如图27所示。从图中可得下降时间为64ns，上升时间为46ns。

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图27 建立时间仿真结果

3.9 slew rate仿真

仿真电路图如图28所示，输入信号是低电平为0V，高电平为5V的方波。

图28 slew rate 仿真电路图

仿真结果如图29所示

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图29 slew rate仿真结果

进行局部放大，如图30和31所示，从图中我们可得上升时的slew rate为50.6V/us，下降时的slew rate为38V/us。

图30 slew rate仿真结果局部放大图（1）

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图31 slew rate仿真结果局部放大图（2）

三、版图设计

在自己的设计库里建立一个layout view，在Library Manager菜单 New-> cell view，填入amp，view name选layout，tool 选virtuoso，然后ok，则会出现版图的编辑界面。从PDK中选择5v的NMOS和PMOS，按照电路的尺寸填入相应的器件参数。然后放置P-tie和N-tie，即在NWELL区域里放置M1_NWELL，在P衬底放置M1_PSUB。然后用POLY2（drw）层连接inv的输入，然后放置poly2和MET1的contact M1_POLY2，并用MET1（lbl）打上label 为vin。用MET1（drw）连接inv的输出、电源和地，并分别用MET1（lbl）打上label 为vout、vdd ！、gnd ！。。用drawing层绘制图形，用label层标名称。版图如图32。

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图32 运放版图

四、版图验证 1. DRC验证

首先采用DIVA做DRC验证，在DRC验证之前要将divaDRC.rul拷贝到版图库中，在版图编辑界面，菜单Verify->DRC?，出现下面对话框，点击Set Switches按钮，按住ctrl复选选择2P2M、DUALGETE_process、Enable_Antemma_Rules、Enable_Latch_Up_Rules，即选择需要进行DRC检查的复选项，如图33。

图33 DRC仿真选项

然后点击OK，在icfb的LOG窗口出现运行结果。如图34

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图34采用diva进行DRC验证结果

如果有错误，我们需将其一一修正，然后重新做DRC验证直至没有错误出现。

然后我们再用calibre做DRC验证，在版图编辑界面，菜单calibre->Run DRC，出现calibre的DRC工具界面，在DRC Run Directory中填写DRC的工作目录，就是自己建立的DRC工作目录,结果如图35所示。

图35 采用calibre进行DRC验证结果

这里，显示由一个error：Metal2的金属覆盖密度不够，这是由于我们选择2metal 2poly工艺，而在amp版图中使用了少量的metal2，因此，会出现这个问题，这个不是版图设计的图形有问题。 Calibre-DRC RVE显示信息如下：

==================================================================================

=== CALIBRE::DRC-H SUMMARY REPORT ===

Execution Date/Time: Thu Jul 23 11:13:20 2015

Calibre Version: v2008.1_20.15 Tue Mar 4 19:02:13 PST 2008

Rule File Pathname: /export/homeO5/user1/training/ic/layout_labs/verify/drc/_drc_header_1j_00_ Rule File Title:

Layout System: GDS

Layout Path(s): /export/homeO5/user1/training/ic/layout_labs/verify/drc/amp.calibre.db Layout Primary Cell: amp

Current Directory: /home/homeO5/user1/training/ic/layout_labs/verify/drc User Name: user1 Maximum Results/RuleCheck: 1000 Maximum Result Vertices: 4096

DRC Results Database: amp.drc.results (ASCII)

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Layout Depth: ALL

Text Depth: PRIMARY

Summary Report File: amp.drc.summary (REPLACE)

Geometry Flagging: ACUTE = YES SKEW = YES ANGLED = NO OFFGRID = YES NONSIMPLE POLYGON = NO NONSIMPLE PATH = NO Excluded Cells:

CheckText Mapping: COMMENT TEXT + RULE FILE INFORMATION Layers: MEMORY-BASED Keep Empty Checks: NO

---------------------------------------------------------------------------------- --- RUNTIME WARNINGS

RULECHECK SB.7 ................ TOTAL Result Count = 0 (0) RULECHECK SB.8 ................ TOTAL Result Count = 0 (0) RULECHECK EI.1 ................ TOTAL Result Count = 0 (0) RULECHECK EI.2 ................ TOTAL Result Count = 0 (0) RULECHECK EI.3 ................ TOTAL Result Count = 0 (0) RULECHECK EI.4 ................ TOTAL Result Count = 0 (0) RULECHECK EI.5 ................ TOTAL Result Count = 0 (0)

RULECHECK MD1_CHK ............. TOTAL Result Count = 0 (0) RULECHECK MD2_CHK ............. TOTAL Result Count = 1 (1)

---------------------------------------------------------------------------------- --- RULECHECK RESULTS STATISTICS (BY CELL) ---

CELL amp ................ TOTAL Result Count = 1 (1)

RULECHECK MD2_CHK ... TOTAL Result Count = 1 (1) ---------------------------------------------------------------------------------- --- SUMMARY ---

TOTAL CPU Time: 0 TOTAL REAL Time: 2 TOTAL Original Layer Geometries: 1140 (1211) TOTAL DRC RuleChecks Executed: 188 TOTAL DRC Results Generated: 1 (1)

如果有错误，我们可以参照这些信息进行进行修改。 2．LVS验证

在版图编辑界面，菜单calibre->Run LVS，出现calibre的LVS工具界面，同样地，在此界面之前还会有一个Runset的load界面，是以往LVS配置的load选择。在LVS Run Directory中填写LVS的工作目录，就是刚才建立的LVS工作目录，运行完毕后，会出现report报表，同时会出现RVE界面进行error的显示，我们可以利用其进行debug。运行结果如图36。

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图36 LVS验证结果

LVS Report File

REPORT FILE NAME: amp.lvs.report

LAYOUT NAME: /export/homeO5/user1/training/ic/layout_labs/verify/lvs/amp.calibre.db SOURCE NAME: /export/homeO5/user1/training/ic/layout_labs/verify/lvs/amp.src.net ('amp') RULE FILE: /export/homeO5/user1/training/ic/layout_labs/verify/lvs/_chrt035dg_sige.lvs.cal_

RULE FILE TITLE: Mentor Calibre LVS Runset for Dualgate SiGe Process LVS MODE: Mask RULE FILE NAME: /export/homeO5/user1/training/ic/layout_labs/verify/lvs/_chrt035dg_sige.lvs.cal_ CREATION TIME: Thu Jul 23 11:21:17 2015

CURRENT DIRECTORY: /home/homeO5/user1/training/ic/layout_labs/verify/lvs USER NAME: user1

CALIBRE VERSION: v2008.1_20.15 Tue Mar 4 19:02:13 PST 2008

--------------------------------------------------------------------------------------------------------------

INITIAL NUMBERS OF OBJECTS --------------------------

Layout Source Component Type ------ ------ -------------- Ports: 6 6

Nets: 13 12 *

Instances: 11 5 * MN (4 pins) 10 6 * MP (4 pins) 1 1 C (2 pins) ------ ------ Total Inst: 22 12

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NUMBERS OF OBJECTS AFTER TRANSFORMATION ---------------------------------------

Layout Source Component Type ------ ------ -------------- Ports: 6 6

Nets: 12 12

Instances: 5 5 MN (4 pins) 6 6 MP (4 pins) 1 1 C (2 pins) ------ ------ Total Inst: 12 12

? = Number of objects in layout different from number in source.

**************************************************************************************************************

INFORMATION AND WARNINGS

**************************************************************************************************************

Matched Matched Unmatched Unmatched Component Layout Source Layout Source Type ------- ------- --------- --------- --------- Ports: 6 6 0 0

Nets: 12 12 0 0

Instances: 5 5 0 0 MN(nmos_5p0) 6 6 0 0 MP(pmos_5p0) 1 1 0 0 C(pip) ------- ------- --------- ---------

Total Inst: 12 12 0 0

o Statistics:

1 isolated layout net was deleted.

14 layout mos transistors were reduced to 4.

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10 mos transistors were deleted by parallel reduction.

o Isolated Layout Nets:

(Layout nets which are not connected to any instances or ports).

12(10.125,2.500)

o Initial Correspondence Points:

Ports: vdd! gnd! vin1 vin2 vbias vout

**************************************************************************************************************

SUMMARY

**************************************************************************************************************

Total CPU Time: 0 sec Total Elapsed Time: 0 sec 3.PEX验证

PEX的过程和LVS过程基本一致，这是由于PEX首先也要做LVS，然后进行寄生参数提取。 在版图编辑界面，菜单calibre->Run PEX，出现calibre的PEX工具界面，按Run PEX进行PEX提取，运行完毕后，会出现report报表，并出现寄生参数提取后的netlist，如下

netlist

// File: amp.pex.netlist

// Created: Thu Jul 23 11:27:50 2015 // Program \// Version \//

simulator lang=spectre

subckt amp ( VBIAS VIN2 VIN1 VOUT VDD! GND! ) //

MM5 ( NET12 VBIAS GND! GND! ) NMOS_5P0 l=2e-06 w=1.4e-05 ad=1.19e-11 \\ as=1.19e-11 pd=2.97e-05 ps=2.97e-05 nrd=0.0607143 nrs=0.0607143 m=1

MM7 ( VOUT VBIAS GND! GND! ) NMOS_5P0 l=2e-06 w=1.3e-05 ad=1.105e-11 as=6.5e-12 \\ pd=2.77e-05 ps=1.4e-05 nrd=0.0653846 nrs=0.0769231 m=1

MM7\\@2 ( VOUT VBIAS GND! GND! ) NMOS_5P0 l=2e-06 w=1.3e-05 ad=6.5e-12 \\ as=6.5e-12 pd=1.4e-05 ps=1.4e-05 nrd=0.0769231 nrs=0.0769231 m=1

MM7\\@3 ( VOUT VBIAS GND! GND! ) NMOS_5P0 l=2e-06 w=1.3e-05 ad=6.5e-12 \\ as=6.5e-12 pd=1.4e-05 ps=1.4e-05 nrd=0.0769231 nrs=0.0769231 m=1

MM7\\@4 ( VOUT VBIAS GND! GND! ) NMOS_5P0 l=2e-06 w=1.3e-05 ad=1.105e-11 \\

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as=6.5e-12 pd=2.77e-05 ps=1.4e-05 nrd=0.0653846 nrs=0.0769231 m=1

MM11 ( NET35 VBIAS GND! GND! ) NMOS_5P0 l=2e-06 w=1.3e-05 ad=1.105e-11 \\ as=6.5e-12 pd=2.77e-05 ps=1.4e-05 nrd=0.0653846 nrs=0.0769231 m=1

MM11\\@2 ( NET35 VBIAS GND! GND! ) NMOS_5P0 l=2e-06 w=1.3e-05 ad=6.5e-12 \\ as=6.5e-12 pd=1.4e-05 ps=1.4e-05 nrd=0.0769231 nrs=0.0769231 m=1

MM11\\@3 ( NET35 VBIAS GND! GND! ) NMOS_5P0 l=2e-06 w=1.3e-05 ad=6.5e-12 \\ as=6.5e-12 pd=1.4e-05 ps=1.4e-05 nrd=0.0769231 nrs=0.0769231 m=1

MM11\\@4 ( NET35 VBIAS GND! GND! ) NMOS_5P0 l=2e-06 w=1.3e-05 ad=1.105e-11 \\ as=6.5e-12 pd=2.77e-05 ps=1.4e-05 nrd=0.0653846 nrs=0.0769231 m=1

MM6 ( VOUT NET21 VDD! VDD! ) PMOS_5P0 l=2e-06 w=1e-05 ad=8.5e-12 as=5e-12 \\ pd=2.17e-05 ps=1.1e-05 nrd=0.085 nrs=0.1 m=1

MM6\\@2 ( VOUT NET21 VDD! VDD! ) PMOS_5P0 l=2e-06 w=1e-05 ad=5e-12 as=5e-12 \\ pd=1.1e-05 ps=1.1e-05 nrd=0.1 nrs=0.1 m=1

MM6\\@3 ( VOUT NET21 VDD! VDD! ) PMOS_5P0 l=2e-06 w=1e-05 ad=5e-12 as=8.5e-12 \\ pd=1.1e-05 ps=2.17e-05 nrd=0.1 nrs=0.085 m=1

MM8 ( NET47 NET47 VDD! VDD! ) PMOS_5P0 l=2e-06 w=1e-05 ad=8.5e-12 as=5e-12 \\ pd=2.17e-05 ps=1.1e-05 nrd=0.085 nrs=0.1 m=1

MM8\\@2 ( NET47 NET47 VDD! VDD! ) PMOS_5P0 l=2e-06 w=1e-05 ad=5e-12 as=5e-12 \\ pd=1.1e-05 ps=1.1e-05 nrd=0.1 nrs=0.1 m=1

MM8\\@3 ( NET47 NET47 VDD! VDD! ) PMOS_5P0 l=2e-06 w=1e-05 ad=5e-12 as=8.5e-12 \\ pd=1.1e-05 ps=2.17e-05 nrd=0.1 nrs=0.085 m=1

MM9 ( NET35 NET35 NET47 VDD! ) PMOS_5P0 l=2e-06 w=1.2e-05 ad=1.02e-11 \\ as=1.02e-11 pd=2.57e-05 ps=2.57e-05 nrd=0.0708333 nrs=0.0708333 m=1 CCc ( NET33 VOUT ) PIP c=300.312f m=1

MM3 ( NET9 NET9 VDD! VDD! ) PMOS_5P0 l=2e-06 w=4e-06 ad=3.4e-12 as=3.4e-12 \\ pd=9.7e-06 ps=9.7e-06 nrd=0.2125 nrs=0.2125 m=1

MM4 ( NET21 NET9 VDD! VDD! ) PMOS_5P0 l=2e-06 w=4e-06 ad=3.4e-12 as=3.4e-12 \\ pd=9.7e-06 ps=9.7e-06 nrd=0.2125 nrs=0.2125 m=1

MM10 ( NET33 NET35 NET21 VDD! ) PMOS_5P0 l=2e-06 w=4e-06 ad=3.4e-12 as=3.4e-12 \\ pd=9.7e-06 ps=9.7e-06 nrd=0.2125 nrs=0.2125 m=1

MM1 ( NET9 VIN2 NET12 GND! ) NMOS_5P0 l=2e-06 w=2e-06 ad=1.7e-12 as=1.7e-12 \\ pd=5.7e-06 ps=5.7e-06 nrd=0.425 nrs=0.425 m=1

MM2 ( NET21 VIN1 NET12 GND! ) NMOS_5P0 l=2e-06 w=2e-06 ad=1.7e-12 as=1.7e-12 \\ pd=5.7e-06 ps=5.7e-06 nrd=0.425 nrs=0.425 m=1 c_5 ( VBIAS 0 ) capacitor c=14.9043f c_14 ( NET21 0 ) capacitor c=6.84432f c_22 ( NET35 0 ) capacitor c=6.97439f c_27 ( NET47 0 ) capacitor c=6.79832f c_32 ( NET9 0 ) capacitor c=2.53946f c_40 ( VOUT 0 ) capacitor c=47.2698f c_43 ( VIN2 0 ) capacitor c=0.521739f c_46 ( VIN1 0 ) capacitor c=0.521739f c_51 ( GND! 0 ) capacitor c=10.6841f c_58 ( NET12 0 ) capacitor c=1.84033f c_65 ( VDD! 0 ) capacitor c=11.4311f c_70 ( NET33 0 ) capacitor c=0.635754f

哈尔滨工业大学课程设计说明书（论文）

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五、结果分析及性能评估：

所设计的放大器各项指标均满足要求，但是计算的放大倍数与仿真结果出现偏差。出现以上结果的原因一方面是仿真工艺库的参数与计算所依据的参数不一致，这是主要原因，另一方面是因为计算时忽略了衬偏效应，而且很多表达式采用了近似结果。

该运放的性能应该还算是不错的，如果能进行版图后仿真，再次得到它的各项指标，这是相当准

确的。 六、结论：

通过这次课程设计，我独立完成了从电路设计、仿真到版图设计、验证的全过程。这次课程设计采用了仿真软件spectre，从中学习到了进行电路模拟的方法和技巧。同时也学习了IC的版图设计以及版图EDA工具的使用，并采用calibre做了DRC、LVS、PEX的验证。

运算放大器在电路中应用广泛，它的性能指标非常多，需折中考虑，在本课题中所设计的运放是一个通用的运放，各项指标都比较适中，设计这样一个运放对我们今后设计其他类型的运放打下了坚实的基础。

我们对此运放进行相关的直流、交流、瞬态等仿真。对开环增益的幅频和相频响应、CMRR、PSRR、共模输入范围、输出电压摆幅、压摆率（slew rate）、建立时间、噪声、功耗等特性均进行了验证。当然，还有一些其他的特性例如温度特性等我们没有研究。

版图设计过程加深了我对微电子工艺的理解，而且在集成电路设计原理一课中学习的关于版图布局布线的原则有了更好的理解，从理论到实践，课程设计是一个绝对必要的过程。

附录：

计算过程如下：

本文来源：https://www.bwwdw.com/article/q92r.html