数字逻辑课程设计

数字逻辑课程设计

数字钟

简要说明：

数字钟是由振荡器、分频器、计秒电路、计分电路、计时电路组成。计时有24h和12h两种。当接通电源或数字钟走时出现误差，都需要对数字钟作手动时分秒时间校正。

一、任务与要求

1、显示时、分、秒的十进制数字显示，采用24小时制。

2、校时功能。

3、整点报时（当时间到达整点前10秒进行报时）

功能：

1、计时功能：

要求准确计时，以数字形式显示时、分、秒的时间。小时的计时要求为“12翻1”。

2、校时功能：

当数字钟接通电源或者计时出现误差时，需要校正时间（简称校时）。校时是数字钟应具备的基本功能。为使电路简单，这里只进行分和小时的校时。对校时电路的要求是：在小时校正时不影响分和秒的正常计数；在分校正时不影响秒和小时的正常计数。校时方式是用手动产生单脉冲作校时脉冲。 3、整点报时：

每当数字钟计时快要到整点时发出声响；通常按照4低音1高音的顺序发出间断声响；以最后一声高音结束的时刻为整点时刻。

二、设计方案

电路组成框图：

数字钟是一个典型的数字电路系统，其由时、分、秒以及校时和显示电路组成。其主要功能为计时、校时和报时。利用60进制和12进制递增计数器子电路构成数字钟系统，由2个60进制同步递增计数器完成秒、分计数，由12进制同步递增计数器完成小时计数。秒、分、时之间采用同步级联的方式。开关S1和S2分别是控制分和时的校时。报时功能在此简化为小灯的闪烁，分别在59分51秒、53秒、55秒、57秒及59秒时闪烁，持续的时间为1秒。

三、设计和实现过程

1. 各元件功能

74LS160：可预置BCD异步清除器，具有清零与置数功能的十进制递增计数器。 74LS00：二输入端四与非门 74LS04：六反相器

74LS08：二输入端四与门 74LS20：四输入端双与非门

2. 各部分电路的设计过程

（1）时分秒计数器的设计

时间计数电路由秒个位和秒十位计数器、分个位和分十位计数器及时个位和时十位计数器电路构成，其中秒个位和秒十位计数器、分个位和分十位计数器为60进制计数器，而根据设计要求，时个位和时十位计数器为12进制计数器。

秒/分钟显示电路 ：由于秒钟与分钟的都是为60进制的，所以它们的电路大体上是一样的，都是由一个10进制计数器和一个6进制计数器组成；有所不同的是分钟显示电路中的10进制计数器的ENP和ENT引脚是由秒钟显示电路的进位信号控制的。

分和秒计数器都是模M=60的计数器，其计数规律为

00—01—?—58—59—00? 。可选两片74LS160设计较为简单。

时计数器是一个“12翻1”的特殊进制计数器，即当数字钟运行到12时59分59秒时，秒的个位计数器再输入一个秒脉冲时，数字钟应自动显示为01时00分00秒，实现日常生活中习惯用的计时规律。可选两片74LS160设计。

（2） 校时电路的设计

S1为校“分”用的控制开关，S2为校“时”用的控制开关。校时脉冲采用1Hz脉冲，当S1或S2分别为“0”时可进行校时 。

图4校时电路

当重新接通电源或走时出现误差时都需要对时间进行校正。通常，校正时间的方法是：首先截断正常的计数通路，然后再进行人工出触发计数或将频率较高的方波信号加到需要校正的计数单元的输入端，校正好后，再转入正常计时状态即可。根据要求，数字钟应具有分校正和时校正功能，因此，应截断分个位和时个位的直接计数通路，并采用正常计时信号与校正信号可以随时切换的电路接入其中。

（3）整点报时电路的设计 设4声低音（约500Hz）分别发生在59分51秒、53秒、55秒及57秒，最后一声高音（约1kHz）发生在59分59秒，它们的持续时间均为1秒。如表1所示。实现电路如图5所示。

表 1秒个位计数器的状态

图 5 整点报时电路

一般时钟都具备整点报时的功能，即在时间出现整点前数秒内，数字钟会自动报时，以示提醒。其作用方式是发出连续的或有节奏的音频声波。根据要求，电路应在整点前10秒钟内开始整点报时。即当时间在59分50秒到59分59秒期间时，报时电路报时控制信号。分计数器显示“59”，即分计数器的输出为01011001；秒计数器的十位显示“5”，即秒计数器的十位的输出为0101时，只需要控制秒个位计数器，就能实现仿电台整点报时。

3.部分电路的仿真图

（1）秒向分产生进位时，秒计数器输出及进位信号的波形

图中60.000m之前为秒计数器输出的波形，60.000m时刻为秒向分进位，24由低电平变为高电平，其余还为低电平，说明此时分位为01分。 （2）时计数器（12进制）的输出波形

图中58.000m时刻为12进制清零波形之后为01-02-?-12循环的 （3）进行分校时时，分校时开关S1和分计数脉冲的波形

图中5为开关S1波形图，CPMI为分计数脉冲的波形，S1的开关均为手动。 （4）整点时，报时输出信号的波形

图中由低电平变为高电平的时刻为分钟59秒钟为51的时刻，53，55，57，59时刻均为高电平，意为报警显示。

4.设计结论

此次的数字钟设计需要先进行仿真，再将电路连接出来，只有熟悉逻辑电路及其芯片各引脚的功能，那么在电路出错时便能准确地找出错误所在并及时纠正了。

四、经验、体会总结

在此次的数字钟设计过程中,更进一步地熟悉了74LS160、74LS00、74LS04、74LS08、74LS20等芯片的结构及掌握了各芯片的工作原理和其具体的使用方法。在连接六进制，十进制，六十进制的进位及十二进制的接法中，要求熟悉逻辑电路及其芯片各引脚的功能。此次的数字钟设计重在于仿真和接线。总的来说，通过这次的设计实验更进一步地增强了实验的动手能力。

五、参考文献

1、王永军主编，数字逻辑与数字系统，电子工业出版社，2002年2月第二版 2、陈云洽主编，CPLD应用技术与数字系统设计，电子工业出版社，2003年5月

3、徐志军等编著，CPLD/FPGA的开发与应用，电子工业出版社，2002年1月第一版

本文来源：https://www.bwwdw.com/article/pynx.html