20051100CDMA设计开发部电路设计规范 - 图文

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CDMA事业部设计开发部

电路设计规范

版本：2.0 修订日期：2005年11月

中兴通讯股份有限公司

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版本变更说明

版本号 1.0 2.0 变更日期 2003.11 2005.11 变更内容简述 《Schematic Checklist》初稿 重新整理编撰 备注 本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传 第 2 / 74 页

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关于本文档

中兴通讯股份有限公司CDMA事业部设计开发部《电路设计规范》（以下简称《规范》）为原理图设计规范文档。本文档规定和推荐了CDMA设计开发部在原理图设计中需要注意的一些事项，目的是使设计规范化，并通过将经验固化为规范的方式，避免设计过程中错误的发生，最终提高产品质量。

使用方法

《规范》制图部分以Cadence平台Concept HDL原理图工具为依据，但其大部分内容不局限于该工具的约束。

《规范》总体上由检查条目、详细说明、附录3部分构成。“检查条目”部分浓缩了各种规范条款和经验，以简明扼要的形式加以描述。对部分条目内容，在“详细说明”部分进行了解释和举例，通过Ctrl – 左键点击可以跟踪到相应位置。建议在阅读条目的同时，对详细说明进行阅读，理解检查项的意义，并主动避免异常出现。

《规范》中检查项共有三种等级：“规定”，“推荐”和“提示”。

标记为“规定”的条目在设计中必须遵守，如果因为设计实际需要不能遵守其中某些条款，则必须进行说明并经过评审确认。说明文档同原理图评审异常记录、原理图一同基线。

标记为“推荐”的条目为根据一般情况推荐遵守的内容。建议开发工程师在设计时阅读推荐该部分的内容和说明，根据实际设计情况选择恰当的设计实现。

标记为“提示”的条目，一般是难以从原理图角度检查的问题和很难有结论的问题，不做规范约束，提醒开发工程师在设计中注意相关问题，避免出错。

《规范》只能涵盖硬件原理图设计中已知的常见问题，所以在开发过程和评审/走查过程中不排除《规范》之外的设计异常，开发/评审人员应该根据经验对这些问题进行处理。

在开发过程中使用

硬件开发工程师必须了解《规范》的内容并在开发中遵循《规范》的指导，在设计完成之后要进行自查。

在同行评审/走查过程中使用 规范的检查条目部分抽出单独成为《原理图检查单》，评审人员必须了解《规范》并按照《检查单》的每一条目对原理图进行检查。

培训中使用 《规范》中包含了大量设计开发部积累的硬件开发知识和经验，可以作为学习使用。硬件工程师可以学习并掌握检查条目的内容以及对条目的详细说明，学习部门经验。

修订

本文档在编写和积累过程中不可避免的有疏漏和错误之处，同时产品开发、归档的规范也可能发生变化。如果发现本文档中有错误、遗漏、不可实施等各类问题，应在ClearQuest上直接提出故障项（提变更库中提文档故障，选择3G 硬件平台），跟踪解决。

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目 录

第一部分 检查条目 ............................................................................................................................................ 5

1. 原理图制图规范 .................................................................................................................................. 5 2. 电路设计 .............................................................................................................................................. 7

2.1 通用要求 .................................................................................................................................. 7 2.2 逻辑器件应用 .......................................................................................................................... 8 2.3 时钟设计 .................................................................................................................................. 9 2.4 保护器件应用 ........................................................................................................................ 10 2.5 可编程逻辑器件 .................................................................................................................... 10 2.6 电源设计 .................................................................................................................................11 2.7 其他应用经验 ........................................................................................................................ 12 3. 可靠性设计 ........................................................................................................................................ 14 4. 信号完整性/电源完整性设计 ........................................................................................................... 15 5. 系统相关设计 .................................................................................................................................... 16 6. 可生产性设计 .................................................................................................................................... 17 7. 可测试性设计 .................................................................................................................................... 17 7.1 JTAG ...................................................................................................................................... 17 7.2 测试点 .................................................................................................................................... 18 7.3 电路可测试性 ........................................................................................................................ 18 7.4 系统可测试性 ........................................................................................................................ 18 第二部分 详细说明 .......................................................................................................................................... 19 1. 原理图制图规范 ................................................................................................................................ 19 2. 电路设计 ............................................................................................................................................ 25 2.1 通用要求 ................................................................................................................................ 25 2.2 逻辑器件应用 ........................................................................................................................ 30 2.3 时钟设计 ................................................................................................................................ 41 2.4 保护器件应用 ........................................................................................................................ 46 2.5 可编程逻辑器件 .................................................................................................................... 48 2.6 电源设计 ................................................................................................................................ 51 2.7 其他应用经验 ........................................................................................................................ 55 3. 可靠性设计 ........................................................................................................................................ 58 4. 信号完整性/电源完整性设计 ........................................................................................................... 59 5. 系统相关设计 .................................................................................................................................... 62 6. 可生产性设计 .................................................................................................................................... 65 7. 可测试性设计 .................................................................................................................................... 69

7.1 JTAG ...................................................................................................................................... 69 7.2 测试点 .................................................................................................................................... 70 7.3 电路可测试性 ........................................................................................................................ 70 7.4 系统可测试性 ........................................................................................................................ 71

附录 .................................................................................................................................................................... 71

附录1 部门相关资源列表 ....................................................................................................................... 71 参考文献 ............................................................................................................................................................ 71 编后记 ................................................................................................................................................................ 74 本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传 第 4 / 74 页

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第一部分 检查条目

1. 原理图制图规范

编号 1 2 3 4 5 6 级别 规定 规定 规定 规定 规定 规定 条目内容 原理图必须采用公司统一原理图库。 原理图应采用0.100栅格 管脚号为66mil。 原理图封面字体应调整到与栏目字体基本等大（建议使用180mil字体）。 原理图首页放置ZTE_Cover_A4做为封面，不加图框。 原理图除首页之外，一律采用ZTE_frameA4或者ZTE_frameA4plus图框。只有在元器件符号很大，无法在图框中摆放的情况下方可以选用ZTE_frameA3图框。 7 8 9 10 规定 规定 规定 规定 原理图首页封面Checked，Normalized和Approved三项不填写，其他条目需要正确填写。 原理图各页图框上除了Checked一项外，均须正确填写。填写的内容和页码、模块电路除外 总页数等信息应以规定的用户变量（Customer Text）进行标注。 除封面页，每一页左下角应该采用环境变量注明修改日期；除封面和目录页之外，每页的左下角标注本页的功能说明。 原理图必须署名。多人设计原理图应在相应页码署各自的名字；封面签署单板负责人姓名。署名采用汉语拼音，大写字母，姓在前，名在后，以一个英文空格符隔开。对于改版、借鉴的原理图，签署最后一次修改者的姓名并由其对原理图质量负责。 11 提示 放置一个Standard库中的ZTE_frameA4plus图框，以用户变量的形式正确填写所有内容，包括说明、日期等信息，其他页拷贝该页内容可以加快工作速度，并使各页保持一致。 12 推荐 目录页放置2个Contents框，左侧为目录，右侧为模块调用情况。两框应水平方向应对齐。如果原理图页数较多，目录页只写目录，增加目录页说明模块调用情况。 13 14 15 16 17 推荐 规定 规定 规定 规定 原理图各页内容依次为：封面、目录、电源、时钟、CPU、存储器、逻辑、背板（母板）接口等。 每页内容紧凑但不杂乱、拥挤。 原理图上所有的文字方向应该统一，文字的上方应该朝向原理图的上方（正放文字）或左方（侧放文字）。 原理图上的各种标注应清晰，不允许文字重叠。 各个芯片的局部去耦电容应和芯片布在同一页面或者就近放在下一页面上，并增加说明；多个器件的去耦电容共用一页图纸时，应标注去耦电容是为哪个器件放置；全局去耦（旁路）电容可以在电源部分或者原理图最后部分放置，并增加“GLOBE DECOUPLING”字样说明。 18 19 规定 规定 仅和芯片相关的上拉或下拉电阻等器件，建议放置在芯片附近。 电阻（电阻网络除外）、电容（电容网络除外）、电感的管脚标注，器件的path 交叉标注另行规定 模块电路无封面 模块电路不加封面 备注 原理图正文字体设置参照原理图设计规范，采用默认设置。说明文字为82mil， 本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传 第 5 / 74 页

20 21 规定 规定 内部公开▲ 信息等不必要信息不要显示。 元器件的位号要显示在该元件的附近位置，不应引起歧义。 芯片的型号和管脚标注，精密电阻、大功率电阻、极性电容、高耐压电容、共模电感、变压器、晶振，保险丝等有特殊要求的器件参数要显示出来，LED应标示型号或颜色。 22 23 24 25 26 规定 推荐 规定 规定 规定 差分信号规定使用“+/-”符号，“+/-”可以在网络名的中间或末尾。 无特殊要求（例如系统方案命名需求）差分信号以“+/-”结尾。 E1信号线采用TIP来表示同轴电缆芯线（双绞线的+），用RING来表示同轴电缆屏蔽层（双绞线的-）。 有确定含义的低电平有效信号采用*或者_N（引入逻辑的需要用_N）后缀结尾。“有确定含义”包括但不限于如下信号：片选，读写，控制，使能。 所有的时钟网络要有网络标号，以CLK 字符结尾，以便于SI分析、PCB布线和检查；非时钟信号禁止以CLK等时钟信号命名后缀结尾。时钟信号命名应体现出时钟频率信息。 27 规定 采用串联端接的信号（包括时钟），串阻在原理图上应就近放置于驱动器的输出端。串阻和驱动器之间不放置网络标号，串阻后的网络进行命名（时钟信号必须命名并满足时钟信号的命名规范）。 28 29 30 31 32 33 34 35 36 规定 规定 规定 推荐 规定 推荐 规定 规定 规定 所有单板内部电源网络的命名都必须采用“VCC”开头，单板接口电源的定义和系统定义保持统一。 经过滤波的电源必须命名，命名也必须以“VCC”开头。 在PCB布线时有特殊要求的网络要定义网络名，推荐在原理图上注明要求。 全局电源和地应调用原理图库中的符号。 确认多个部分组成的器件原理图库，在打包过程中位号正确，没有出现错位等现象。 不推荐使用“Location”硬属性解决位号错位问题。 使用Alias连接的网络，必须使用网络标号的方式进行连接，不能使用连线(wire)进行连接。 禁止使用SIZE属性放置多个器件，例如测试点、去耦电容、光学定位点等。 所有出页网络应放置出页符offpage/offpg，出页符的方向应和信号流向一致。 原理图必须进行交叉标注。除总线等字符太多无法调整的网络之外，交叉标注的字符不应重叠。 37 38 39 40 41 规定 推荐 规定 规定 offpage/offpg符号的调用，应根据信号流向采用正确的符号，不应将符号进行翻转、镜像后使用。 Offpage/offpg符号和交叉标注文字应尽量对齐。 器件管脚上的引线，应引出后再分叉，不得直接在器件管脚上分叉。 兼容设计、料单可配置部分、调试用最终不安装部分器件，应在原理图上注明。 原理图中的实现与设计说明中的描述一致。信号的命名应有意义。逻辑芯片管脚命名与设计说明、逻辑设计说明文档一致。建议信号命名尽量和有意义的芯片管脚命名一致。 42 43 44 规定 提示 推荐 提供各单点网络列表和未连接管脚列表，并一一确认 采用Cadence提供的工具对原理图和PCB的网表一致性进行检查。 原理图打印为PDF文件时，推荐使用Arial字体。 本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传 第 6 / 74 页

45 46 47 48 规定 规定 规定 规定 规定

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模块电路不加封面和目录页。 模块电路内部位号禁止使用硬属性。 模块电路使用Standard库中的inport，outport和ioport和顶层相连。 模块电路设计其他规范待添加

2. 电路设计 2.1 通用要求 编号 1 2 3 级别 规定 规定 规定 条目内容 单板网络的连接必须正确无误。（个人自查） 器件之间的接口电平匹配。 PECL到LVPECL的接口使用交流耦合（直流平衡情况）或3电阻端接。采用交流耦合作热拔插时需注意防止因电容积累电荷放电导致器件损伤，可在电容与单板输入/输出接口采用大电阻下拉。 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 规定 规定 提示 规定 提示 规定 推荐 规定 规定 规定 规定 规定 推荐 推荐 提示 规定 规定 单板热拔插对外接口器件选型必须能够满足热拔插要求。 热拔插接口设计，选用的器件内部不允许有从端口对电源的二极管钳位保护网络。 在不同电平接口时利用钳位二极管实现接口，需要考虑限制电流。 差分信号应考虑Failsafe功能。 Performance Exceeds 100 mA Per JESD 78, Class II。） 器件工作速率符合设计要求。 在满足系统性能要求的情况下，尽量降低信号的速率，采用慢速器件。 凡公司、事业部、部门有模块电路、通用电路，能够满足设计要求者，无特殊原因一律采用模块电路。优先选用公司级模块电路。 无模块电路可以调用，但是产品约定设计方式或者器件者，无特殊原因一律按照产品约定进行设计。 相同功能的电路，如无特殊要求应采用相同的电路和器件。 备注 了解CMOS器件的闩锁现象，选用不易发生闩锁的器件。（一般要求Latch-Up 使用同一个物料代码下有多个器件，确认每一种器件的能够满足应用要求。 单板上所有有复位管脚的芯片，要求复位脚软件可控。 CPU等的控制信号应使用上/下拉电阻保证上电时的状态确定。 阅读器件手册时，应该到器件厂商网站上寻找最新版本，并了解其版本变更历史和查阅最新版本勘误表。 对于设计中的可配置部分（包括为调试设计而最终不安装的部分），必须注明本板在线运行和调试使用的所有配置方式。 要考虑器件输出或驱动器输出的驱动能力，等效负载不能超过器件的驱动能 初次设计CPU、DSP和ASIC的配置管脚的上拉或下拉状态尽量设计成可调。 本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传 第 7 / 74 页

21 22 23 24 25 规定 规定 规定 规定 规定 内部公开▲ 力的80%。 MCU串口信号经芯片驱动后，将收发信号和地引到预留的3Pin插座 单板3Pin RS-232串口插座统一定义为：Pin1—本地发送Tx；Pin2—地线；Pin3—本地接收Rx。 通用件率满足事业部通用件率的要求：新板满足90%，改版满足80%。优先选用部门推荐的公用器件。

2.2 逻辑器件应用 编号 1 2 3 4 5 6 7 级别 规定 规定 规定 规定 规定 规定 规定 条目内容 不带内部上下拉和总线保持功能的CMOS/BiCMOS器件，未用输入端严禁悬空，必须通过电阻进行上拉或下拉处理。 单板带有可以裁减部分，原理图中部分器件可能不焊接时，需要确保这些器件不焊接不会导致其他器件的输入端悬空。 逻辑器件不用的引脚或者固定电平的信号如需预置电平处理，必须通过电阻上拉或者下拉，不允许直接接电源或地。 对器件未用输入端进行上拉或下拉处理，必须满足可测试性设计要求。 中断信号要通过上拉或下拉来使中断信号处在默认的非触发态。 则各级输入端都必须采用上拉或下拉电阻确定状态。 采用具有上电3态的器件驱动背板输入控制信号，如果该信号上电后立刻需要读取且不受上电复位控制（例如单片机ISP模块中的背板复位信号和下载使能信号），则必须采用电阻置初始电平。 8 9 10 11 12 13 14 15 16 规定 推荐 规定 推荐 规定 规定 规定 规定 推荐 信号线上的上拉或下拉电阻能够满足可靠预置电平要求。 对于CMOS器件，如无特殊要求单个管脚的上拉或下拉可以取10k，多个管脚或其他具体情况可以参见下面的条目和以及进行计算确定。 对使能内部上拉的ISP MACH 4000型EPLD，以及和Cyclone型FPGA通用IO管脚连接的网络，下拉电阻采用1K，上拉电阻可选择10K。 数据总线的下拉不宜使用太大的电阻，推荐使用1K。 OSC的ST_N管脚应该加上拉电阻（推荐值为1k，建议直接调用晶振滤波模块电路）。 对背板输出的驱动器，如果其OE端需要控制，应采用电阻设置为输出无效状态。对于常见的244器件，OE*应该采用电阻上拉。 参照器件的Datasheet将所有控制脚通过电阻进行上拉或下拉，特别是芯片的OE /CE端。 Enable、Set、Reset、Clear和三态器件输出的上拉、下拉正确 上下拉电阻放在接收端器件处。对于1个驱动多个接收的网络，非特殊需要只放置1个上下拉电阻。若接收器件全部放置在同一页面，在接收器页面放置上下拉电阻；若接收器件分布在不同页面上，在驱动器端放置上下拉电阻。 17 规定 避免使用一个排阻同时对信号进行上拉和下拉。 器件手册规定优先 备注 多级具有上电3态的器件级联驱动信号时，如果信号上电过程要求确定电平， 本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传 第 8 / 74 页

18 19 20 21 规定 规定 规定 规定 内部公开▲ 如果总线可能处于浮空状态，那么总线需要有上拉电阻或下拉电阻，保证在没有器件占用总线时，总线能处于一个有效电平，以降低器件功耗和干扰。 UART器件16C55X，如果不使用其DSR、DCD、CTS信号，需要进行下拉， 使信号为有效状态，避免自动流控制的器件不能正常工作。 PCI的三态和OD、OC信号要有上拉。 PERR#, LOCK#，INTx#， REQ64#和 ACK64#等信号需要采用合适的电阻进行上拉处理。上拉的阻值须依照负载情况计算。 PCI总线设计中FRAME#, TRDY#, IRDY#, DEVSEL#, STOP#, SERR#, 22 23 24 25 26 27 28 规定 规定 规定 推荐 推荐 推荐 提示 避免输入信号的缓慢变化（如按键复位信号），对缓慢变化的信号需要使用施密特触发器输入的器件进行驱动。 设计中应防止上电及正常工作时出现总线冲突。对于可能出现冲突的情况，应采用互斥设计，确保不会因为软件问题导致冲突。 和背板直接相连的驱动器必须满足热拔插要求（我们要求有OE端控制，上电三态、关断电流控制）。 MCS-51单片机的总线及端口需要加驱动。驱动器选型禁止采用总线保持器件或者内置下拉电阻的器件。 原则上不推荐使用总线保持器件或者启用可编程器件的总线保持功能。 具有BUS-HOLD特性的器件，通过外接上拉或下拉电阻实现状态预置时，电阻取值不宜过多于3K，推荐采用1K电阻。 BUS HOLD器件，不论其输出端口处于何种状态，其输入端口的BUS HOLD特性一直有效。对于双向器件，其两个方向端口在输出高阻态下输入Bus Hold特性一直有效。 29 规定 与背板相连的普通逻辑电平信号，如非特别要求，需要采用串接电阻；背板输入的信号，为防止当发送端关断、未插、掉电时悬空，应采用上拉或下拉电阻，选择上拉还是下拉的原则是一块板的局部失效不会对其他板产生严重影响。 信号完整性优先 30 推荐 一般情况下背板接口输出串联电阻选取33.2欧姆（或33欧姆排阻），输入串联电阻选择100欧姆电阻或者排阻。对于既有输出又有输入的信号，如果单板布线布局困难，可以考虑采用一个33欧姆电阻；对于总线型拓扑负载多于4个时，应根据SI仿真测试结果选取电阻；对于需要把发送到背板的信号收回来的拓扑，必须在33驱动器输出端直接输入，不得在33欧姆电阻后接收。 信号完整性优先 31 推荐 背板输入信号缓冲器应用下拉电阻和串阻。背板输入信号缓冲器下拉电阻取10K，串阻取100欧姆。背板输入信号缓冲器输入先下拉再经过串阻，设计上会具有更大的灵活性。设计中应严格遵守产品设计约定。 32 推荐 对于总线保持器件或者输入内置上下拉的器件，未用输入管脚悬空处理。 2.3 时钟设计

编号 1 2 级别 规定 推荐 条目内容 对于输出多于5个的时钟驱动芯片，电源推荐采用磁珠滤波，磁珠后应该添加电解电容和足够的陶瓷去耦电容，布局时推荐局部铺一小块铜皮。 时钟芯片的电源和地参考器件手册处理。对锁相环电源采用磁珠滤波的，磁 备注 本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传 第 9 / 74 页

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珠后应该采用多级陶瓷去耦电容以保证电源低阻抗。 单板50MHz以上时钟驱动器件未用管脚，备用放置不大于15pF的电容接地平面。该电容缺省不焊，如果EMC测试高频辐射超标，可以焊上调试。 时钟驱动器件未用管脚对平面电阻/电容采用分立器件，不得使用排阻排容。 时钟信号网络必须采用合适的端接方式。 时钟网络推荐采用点对点，源端端接方式。 当接口标准或器件对时钟网络等布线有要求时，依照接口标准或器件要求执行。 锁相环串联使用，须注意不会引发谐振。 不推荐使用多通道输入时钟驱动器驱动不同时钟。 板间传输的时钟信号，上单板后在时钟的输入端备用去回钩电容。 子卡与母板间传输的时钟，应保证子卡不在位时，时钟输入不悬空，时钟的输出有匹配。 对于VCXO，如果要求宽的牵引范围(如±90ppm)，不要选用3次泛音晶振。 参见说明 2.4 保护器件应用 编号 1 2 3 4 5 6 7 8 9 10 11 级别 规定 规定 规定 规定 规定 规定 规定 规定 规定 规定 规定 条目内容 TVS管的最大钳位电压VCMAX应不大于电路的最大允许安全电压。 TVS管的最大反向工作电压VRWM应不低于电路的最大工作电压，一般可选VRWM为电路最高工作电压的1.1~1.2倍。 TVS管的额定最大脉冲功率必须大于电路中出现的最大瞬态浪涌功率。 对于高速链路，需要考虑TVS管结电容的要求 注意单向和双向TVS管的选择。 在RS-232链路中必须采用双向TVS管。TVS管放在信号线串联电阻外侧，单板入口处；串联电阻靠近232接口器件放置。 TVS器件的选型时要考虑器件的响应时间满足要求。 当TVS和压敏电阻联合使用进行浪涌保护时，压敏电阻的压敏电压要低于TVS的钳位电压VC。 保护器件应与被保护器件接在相同的地平面。如采用变压器隔离，隔离变压器初次级两侧的器件要分别接对应的参考地。 PTC与TVS配合使用时，PTC要能及时动作，对TVS进行过流保护，同时， PTC本身也要能够满足工作电压的要求。 对于需要出机框的信号线（例如勤务电话、网线、E1线、232、485等等），需要添加保护电路或者进行隔离；对于在机架内部的信号线一般不需要添加保护电路。 备注 2.5 可编程逻辑器件

编号 1 级别 推荐 条目内容 FPGA的LE资源利用率要保证在50%～80%之间，EPLD的MC资源的利用率要保证在50%～90%之间。对于FPGA中的锁相环、RAM、乘法器、DSP备注 本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传 第 10 / 74 页

2 推荐 内部公开▲ 单元、CPU核等资源，经过精确预算，允许使用到100%。 预留一定数量的测试IO（一般推荐不小于实际使用的IO数的10%），测试IO中要有一定量（不少于40%）要连接在测试针上。根据逻辑的复杂程度和管脚占用情况、版面紧凑程度可以斟酌安排。第一版测试针可以多留一些，稳定之后的版本可以少一些。 3 4 规定 规定 可编程逻辑器件的输入时钟至少有一个本地的不间断时钟。CPU接口等部分的设计，必须采用本地时钟完成。 对于逻辑芯片的输入时钟，如果使用内部锁相环，必须保证时钟的输入频率、 占空比、抖动、输出频率满足锁相环要求。锁相环电路尽量按照芯片提供的参考电路设计。 5 6 7 8 9 10 11 12 13 规定 推荐 推荐 提示 规定 规定 规定 规定 规定 对于可编程逻辑器件的悬空管脚（包括测试管脚、设计裁减导致的悬空输入等），必须确认其在正常工作中不能悬空。 Lattice ISP Mach4000系列器件，建议使能内部上拉，外部上拉采用10K，下拉采用1K设计。 一般情况下，Cyclone器件外围上拉可采用10K，下拉采用1K设计，避免下载之前出现不定态电平。 Cyclone器件设计时应对可能悬空的输出管脚使能内部上拉。 PLD设计中，不推荐使用可编程的总线保持功能。 EPLD/FPGA的专用输入管脚（时钟输入管脚）不要悬空 不要用特殊管脚当做普通的IO使用。 FPGA全局时钟输入必须从全局时钟输入管脚引入；其他时钟信号也应尽量从专用时钟输入管脚引入；全局复位以及其他全局信号尽量从专用的全局引脚引入。 14 15 16 17 规定 推荐 规定 提示 逻辑芯片的nConfig、Conf_Done和nStatus管脚应上拉，电阻选择参考手册规定。 为了防止FPGA的nConfig信号受到毛刺干扰，导致逻辑芯片异常掉逻辑，可在nConfig管脚加一个RC电路。RC电路靠近FPGA防止 对于采用AS模式下载的设计，要保证nConfig的上升沿落在3.3V电源稳定之后。 可能的话提供一定的慢速时钟给EPLD/FPGA，在长定时时可以节省资源。 参考上下拉部分规范 参考上下拉部分规范 FPGA的Done指示管脚（包括Conf_Done和Init_Done信号）需要被监控。 2.6 电源设计 编号 1 2 级别 规定 推荐 条目内容 热拔插系统必须使用电源缓启动设计。 在压差较大或者电流较大的降压电源设计中，建议采用开关电源，避免使用LDO作为电源。对纹波要求较高的场合中，可以采用开关电源和LDO串联使用的方法。 3 规定 LDO输出端滤波电容选取时注意参照手册要求的最小电容、电容的ESR/ESL等要求确保电路稳定。推荐采用多个等值电容并联的方式，增加可靠性以及提高性能。 备注 本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传 第 11 / 74 页

4 5 6 7 推荐 规定 规定 推荐

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电源滤波可采用RC、LC、π型滤波。电源滤波建议优选磁珠，然后才是电感。同时电阻、电感和磁珠必须考虑其电阻产生的压降。 大容量电容应并联小容量陶瓷贴片电容使用。 电源必须有限流保护。 升压电源（BOOST）使用必须增加一个保险管以防止负载短路时，电源直通而导致整个单板工作掉电。保险的大小由模块的最大输出电流或者负载最大电流而定。 8 9 10 11 12 13 14 15 16 17 18 规定 规定 规定 提示 推荐 提示 推荐 规定 推荐 提示 提示 单板输入电源要有防反接处理，输入电流超过3A，输入电源反接只允许损坏保险丝；低于或等于3A,输入电源反接不允许损坏任何器件。 电源禁用磁饱和电路；禁止选用采用磁饱和电路的电源模块。 对于多工作电源的器件，必须满足其电源上掉电顺序要求。 多个芯片配合工作，必须在最慢上电器件初始化完成后开始操作。 采用SO-8封装的LDO（如MIC5209BM），用于密封环境时，为保证热应力降额满足要求，通常热耗不应超过0.3W。 电源控制芯片JTAG下载口单独引出。 在存在分板工艺，以及需要过波峰焊的单板上，-48V电源滤波尽量避免使用贴片陶瓷电容，必须使用的要保证布局时避免电容受到过多机械应力。 单板电源引出单板使用，应该添加限流保护措施，避免外部负载短路造成单板无法正常工作。 电源模快/芯片感应端在布局时应采用开尔文方式。 三端稳压器输出到输入应该有反向泄放二极管，防止掉电时损坏器件。 不允许出现过大压差的不同电源之间，可用二极管限制压差。 以可靠性工程师热设计为准 2.7 其他应用经验 编号 1 2 3 4 5 级别 规定 规定 规定 规定 规定 条目内容 使用CY2302时钟驱动器，应注意如果对输入输出时钟的相位要求一致，那么必须选择OUT2反馈、OUT1输出。 有极性的耦合电容注意其直流偏置电压，尤其是串联电感使用时应防止反向电压的产生。 电容的耐压和温度降额都必须满足公司降额要求。工作温度升高，电压的降额程度要增大。 电阻的功率和温度降额都必须满足公司降额要求。工作温度升高，功率的降额程度要增大。 ADM706R在使用中应该将PFI直接接电源，避免器件上电时进入测试模式。 公司通用电路采用上下拉设计。在ADM706更改设计之前，我部门指定不使用ADM706R器件，采用MAX706避免此问题。 6 7 8 规定 规定 规定 MPC860 的TRST*设计时接/PRESET，避免器件上电时进入测试模式。 860的TA上拉要1K，不能太大。 在使用MPC860的设计中，如果只对MPC860硬件复位配置字用到的部分数据线通过硬件复位配置字驱动器进行驱动，其他数据线默认为MPC860内部下拉，那么MPC860的数据总线不能使用带总线保持功能的驱动器。 备注 本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传 第 12 / 74 页

9 规定

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系统应对指示灯颜色、状态进行规定。指示灯设计，绿灯亮/灭表示正常或者工作状态，红灯亮表示有告警，灭表示无告警。特殊情况下允许采用黄灯指示。除非外观需要，不推荐采用其他颜色的指示灯。 10 11 12 13 14 15 16 17 18 19 20 规定 规定 规定 规定 规定 规定 推荐 规定 规定 提示 规定 面板灯必须经过驱动器进行驱动，应该采用低电平有效方式点灯（纯电源板另外考虑）。 面板指示灯/输入输出外部信号不与单板内重要信号共用驱动器。 面板灯5V使用510欧姆左右的电阻，3.3V使用330欧姆左右的电阻。电阻应在公司通用件库中选取常用器件。 单板内部3.3V指示灯推荐统一采用1K限流电阻。 内部电源指示灯，如果电源电压低于2V，必须经过三极管驱动发光二极管。 面板灯（拨码开关、按钮）等上串接的电阻必须接在驱动器和指示灯（开关、 按钮）之间，电阻靠近驱动器放置，避免外界干扰对驱动器的冲击。 单板内部指示灯推荐使用低电平驱动指示灯，驱动能力足够时可以采用高电平点灯，选择主要从节省成本角度出发。 单板内必须有电源指示，逻辑下载指示灯 ADC和DAC的模拟地和数字地引脚，在外面应该用最短的连线接到同一个低阻抗的接地平面上。 以太网非点对点连接时。PHY器件的驱动能力在器件的允许范围内要调到最大。 正确配置CPU的上电配置管脚，配置管脚通过电阻上拉或下拉。（配置的内容主要包括：BOOT的数据宽度、FLASH的数据宽度、时钟的工作模式、地址映射模式、PCI的主从模式、PCI仲裁使能、BOOT是从LOCATION BUS还是PCI上启动、锁相环时钟配置、输出阻抗等） 21 22 23 规定 规定 规定 MOSFET的栅极（Gate）串10欧姆电阻可有效抑止振荡；MOSFET并联使用时，每个MOSFET的栅极要分别串10欧姆电阻。电阻尽量靠近栅极放置。 与MOSFET栅极并联的ZENER二极管可能会引发振荡，要将其连接到栅极串阻的外侧。 与MOSFET栅极并联的电容可能会引发振荡，要将其连接到栅极串阻的外侧。注意并联电容减慢了开关的速度，增加了MOSFET 并联应用时的不平衡。 24 25 提示 提示 保证MOSFET的栅极驱动类似一个电压源，具有尽可能小的阻抗。 漏极和源极间并联阻容缓冲器或并联齐纳二极管和电容的串联吸收电路，这样在管子关断时漏极电流较快减小，使漏源极之间的电压在击穿电压值之下，起到保护管子的作用。 26 27 28 29 30 31 提示 提示 规定 规定 提示 提示 应减小MOSFET栅极电压的上升时间，使MOSFET尽量少的时间处于负温度系数区域，从而降低热失控的危险。 MT9040、IDT82V3001A等锁相环上电后或输入参考频率改变后必须复位锁相环。 继电器线圈、风扇电机绕组等感性负载必须有续流二极管。 继电器线圈工作电压不允许降额使用，继电器在应用中应注意是线圈是否有极性要求，避免退磁。 继电器电路在设计中，应尽量让继电器长期处于释放状态，减小功耗，并减小线圈温升降低寿命的概率。 要保证光电耦合器能可靠地工作在开关状态， IF取值不能太小（可取值CTR 本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传 第 13 / 74 页

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最大值对应IF的40％左右），并且集电极负载电阻要满足如下的关系式： (VCC-VIL)/(CTR（min）*IF-II)??RL? （VCC – VIH）/( ICEO + II)。 32 规定 按键、跳线、拨码开关与IC端口之间串接小电阻（推荐100欧姆）或并接TVS管做ESD防护。推荐采用电阻以节省成本。对于上下拉都有电阻的设计方式，可将电阻放在跳线和器件之间作为保护。 33 34 35 规定 规定 推荐 运算放大器设计为放大器时，同相输入和反相输入端的输入等效电阻要一致， 减小输入偏置电流和误差电流引起的的误差和噪声。 ADC、DAC如果使用外部电压参考，应注意参考电压的精度和稳定性，只有在要求不高的情况下才可以采用电源作为参考电压，并且必须经过滤波。 单板上有多个处理器或高速器件，并且各处理器/高速器件对时钟同相工作无要求时，各器件的时钟相位尽量错开，减少同时动作的逻辑门数量，降低瞬态工作电流，从而降低单板或系统的EMI。 36 37 38 提示 规定 三态/OC/OD时分数据/状态总线释放时应注意释放速度的问题。 非变压器隔离的差分信号，例如RS-485信号，LVDS信号等，发送和接收侧必须采用相同的参考地。 3. 可靠性设计 编号 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 级别 规定 推荐 推荐 规定 规定 规定 规定 推荐 规定 规定 规定 规定 规定 规定 推荐 条目内容 钽电容的耐压要降额到1/3以下。 热插拔等电源瞬变场合谨慎选用钽电容。 避免使用大容量钽电容；可用并联的形式。 钽电容失效易产生明火，故避免明火的场合慎用钽电容。 电源模块选型时，应确保电源模块上的钽电容符合降额标准。 工业级及商业级器件在实际使用中，结温降额应采用同样的降额标准，以确保实际使用中具有较高的可靠性水平。 面板监控线缆必须加入防静电保护电路（调用部门模块电路）。 单板上关键芯片、功耗较大IC，附近预留接地插座以备未来加装散热器接地用 散热器尽量多点、低阻抗、短距离接工作地平面。散热器与支柱、螺钉等的连接处采用星月孔与工作地平面连接； LDO等芯片的散热体如果是接在电源脚上时，与之接触的散热器应该多点接到该电源上。 器件或模块对散热器接地有明确要求时，按要求接地。如：带铝基板电源模块的基板和安装孔及散热器要接保护地。 单板上无法实现将散热器接地方式处理时，散热器可以采用浮空方式。 同轴电缆的外屏蔽层，屏蔽电缆的屏蔽层可以通过接口接保护地 明确标注金属壳体的处理方式 器件带有金属壳体的引脚，将引脚连接到相应的地上。 ESD防护器件接地端、金属外壳的元器件的金属外壳、屏蔽装置接到静电防护与屏蔽地； 备注 纹波电流大和冲击电流大可能引起钽电容失效，故冲击电流场合慎用钽电容， 本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传 第 14 / 74 页

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具有金属壳体而人手又经常接触的部件如接插件等部件，其金属壳体应与接地的机壳或底板紧密相连。内部电路在靠近这些部件的部位，应采用大面积接地。 16 17 18 推荐 提示 规定 如果上面的规则实现困难，推荐金属壳体接地的优先顺序：通过泄放电阻连接到屏蔽地>保护地>工作地 对于一些敏感电路，设计中应进行容限分析，以确认器件选型满足电路容限要求。 单板保险丝降额合理（额定电流降额至少50％，标称熔断热降额至20％），应放在保护器件的前面。对于可能工作于温度较高环境的设计，必须充分考虑保险丝降额。 19 提示 对于冲击电流很大的场合，保险丝不能按照标称的熔断热计算。有案例表明， 即使很大降额，仍然不能满足要求。厂家不能解释。增加缓启动是根本方法，不能加缓起可以考虑不用保险丝。 20 21 规定 提示 尽量不采用无锁定装置的连接器，必须使用时需评审。 跳线帽和拨码开关等机械器件存在可靠性，腐蚀等多方面问题，且失效模式通常容易使系统进入不正常的分支。尽量避免使用，通过电阻的方式用料单区分。 4. 信号完整性/电源完整性设计 编号 1 2 3 级别 提示 规定 规定 条目内容 选择更不易造成信号完整性问题的接口方式/器件。 关键路径经过时序设计，具备时序分析报告。凡涉及时序控制的电路，比如CPU/FPGA/专用IC访问外挂存储器等必须进行时序分析。 满足以下任意一项或多项的网络必须附带信号完整性前仿真分析报告： 时钟信号；频率较高；有较严格的时序要求；对边沿单调性有要求（边沿敏感信号）；网络拓扑复杂（带有多个分支和负载）；对过冲等敏感（参见器件手册）；相关标准对信号质量有要求。 4 5 6 7 8 9 10 11 12 13 推荐 提示 提示 推荐 推荐 提示 规定 规定 规定 推荐 采用16244驱动器驱动变化信号，建议在驱动器输出添加33.2欧姆电阻或者33欧姆排阻。 有一些可编程逻辑器件可以设置输出的驱动强度、电流等参数，通过合理设置可以改善信号完整性。 如果时序允许，应将可编程逻辑器件的输出摆率设置为慢摆率。 读写信号的驱动拓扑应尽量简化，必要应采用多个驱动器的方法简化拓扑，并进行信号完整性仿真，采用合适的端接。 可编程逻辑器件，输出交变信号时应进行端接。不便端接的信号应采用设置电流、摆率等方式改善信号完整性。 单向的片选等信号，可以采用源端端接。 EPLD/FPGA输出的UART时钟等交变信号，必须进行端接。 电源上电解电容的数目应该满足电源完整性要求。 考虑为换层、穿越平面割裂的信号配置旁路电容。 SI仿真另行规定 备注 时序设计另行规定 去耦电容的设计满足对工作电源的目标阻抗的要求，并按PI分析报告实施。 PI设计另行规定 本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传 第 15 / 74 页

14 15 推荐 规定

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在需要对电源完整性进行测试的位置，放置电源完整性测试点。 对处理器等大规模关键器件，必须放置电源完整性测试点。 5. 系统相关设计

编号 1 2 3 4 5 6 7 8 级别 规定 规定 规定 规定 规定 规定 规定 推荐 条目内容 单板接口设计要和设计规范保持完全一致。 背板插座上本板没有使用的PIN，不要连接到单板内的任何网络。 热插拔系统的接口不应采用不支持插拔的标准。 热拔插系统避免使用I2C总线。如因历史原因使用I2C总线，电源须采用二极管防止电流反灌。 背板输入的TTL/CMOS控制信号应该设置成高电平有效，一般情况处于低电平。 单板输出到背板的总线信号以及主备单板公用的信号，在单板上电前、单板异常状态下处于高阻态，各控制和状态信号符合设计方案约束。 单板在局部掉电时不应出现器件损坏，不影响其他单板总线信号。 在基本不增加成本的情况下，在第一版设计时，建议保留可调部分设计，并增加可调部分的设计和冗余设计，要尽量多的增加可调部分的设计。如，通过电阻或跳线实现灵活的功能选择、尽量多的引出测试点、合理使用器件的空闲管脚增加器件之间的冗余通道（特别是逻辑器件之间），不同器件方案验证的兼容设计等。 9 10 11 12 13 14 15 16 17 规定 推荐 规定 规定 规定 提示 提示 推荐 规定 单板运行时不需要进行调节的地方一律不用可调器件。 设计应保证所有测试使用的跳线帽、跳线针在最终产品中不需安装。 系统设计阶段必须进行系统级信号完整性设计，尽量避免复杂拓扑，对每块单板接口的拓扑进行约束，时钟等关键信号尽量采用点对点方式传送。 系统设计阶段必须进行系统接口时序设计，考虑连接器、变化负载、温度、信号完整性等带来的波动，留出充分时序裕量，并规定各单板接口时序。 RS-485应考虑Fail Safe设计，在空闲时差分电平应为200mV以上。 RS-485上拉或下拉偏置电阻的选择要注意器件的驱动能力。 RS-485总线要考虑总线上多块单板并联时总线上负载的影响。 单板能够检测自己输出的数据、时钟，方便故障定位。 应能够承受可能出现的最大电流 (包括热插拔时的电流)。插座有额定电流的参数，插座电源的针承受最大电流不得超过其额定电流，并要求有一定的降额。例如欧式48PIN的插座，每根针通过的电流不得超过1A。 18 19 20 21 22 推荐 推荐 推荐 规定 规定 面板的RUN，ALARM灯用软件来控制，其他灯由硬件控制点亮。 备注 子卡连接器定义时，不用的插针接地，分布分配，减小信号线间互感串扰。 E1接口RING接地遵守公司惯例，发端接地，收端建议可配置为直接接地或者通过电容接地。可以套用公司模块电路的，依照公司模块电路实施。 需要热拔插的接口，在连接器选型时必须保证工作地先于信号和电源连接。推荐的顺序为地线-电源-信号。 用于电缆互连的连接器，设计时注意信号引脚之间定义足够的地信号，以减小回流路径，降低信号之间的串扰，特别是电缆中的时钟信号和小信号要用地线与其它信号隔离。 本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传 第 16 / 74 页

23 24 25 推荐 提示 推荐

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系统设计时主控单板和受控单板间增加少量备用的信号线，在背板上予以设计，以提高系统的可升级性。 资源板用量较大，尤其要考虑成本因素，尽量采用可裁剪配置的设计方法。综合器件平滑升级设计的原则，尽量选择成本较低器件。 单板应采用面板扳手状态监控电路监控面板扳手状态，并定义背板连接器左上角、右上角、左下角、右下角四根针为查拔到位指示信号。面板监控电路应采用防静电模块避免静电骚扰。 26 提示 主备单板切换应尽量减少对系统的影响：负责时钟分发单板应考虑时钟不丢失，不错误；复位、拔出主用单板应考虑尽量检测到操作并在复位、拔插前发起主备倒换；拔出、插入备用单板不应对主板工作产生影响。 参见说明分析 27 28 29 30 6. 可生产性设计 编号 1 2 3 4 5 6 7 8 级别 规定 规定 规定 规定 规定 提示 推荐 条目内容 备注 选用的器件必须满足公司生产工艺要求，布局须通过公司工艺技术人员审核。 静电敏感器件慎用，如果采用要加防静电保护措施。 放置数量恰当的Mark点，数量参考原理图设计规范确定。 双面贴焊的单板，在选择器件时尽量使用贴片器件，不使用插装器件。尽量使单板采用双面回流焊工艺。 除非信号完整性特殊要求，背板上一般不应放置串阻等器件。背板尽量采用压接连接器，避免焊接连接器。 选用器件应注意器件的潮敏等级，必要时注明以保证生产加工可靠性；其间选型时避免选择潮敏等级高的器件。 因为焊接温度不同，尽量避免板内有铅无铅工艺器件混用。 7. 可测试性设计 7.1 JTAG 编号 1 2 3 4 级别 规定 规定 规定 规定 条目内容 含JTAG口的器件都需要使用事业部规定的JTAG接口电路，单板提供JTAG插座。 芯片的JTAG口管脚TDI，TMS，TCK，TRST（若有）可控，不能悬空或直接拉低/拉高（注意芯片内部的上/下拉电阻）。 芯片的TCK，TMS的驱动能力满足扫描链路的要求。 芯片的BSDL文件要齐全、完整和正确。 备注 本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传 第 17 / 74 页

5 6 7 8 9 推荐 规定 提示 提示 提示

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多个同样的芯片，设计JTAG串行链路。 不同芯片，单独设计JTAG链路。 设计中TRST*管脚注意正确上拉或下拉，确保测试模式不被启动。 电源控制芯片JTAG下载口单独引出。 Xilinx Spartan III器件的JTAG接口为2.5V，设计中须防止过压。 7.2 测试点

编号 1 2 3 4 级别 规定 规定 推荐 规定 条目内容 测试点满足康讯的可测试性要求。应设置充分的内部和外部测试点，以便给测量、故障检测和故障隔离提供手段。测试点应有尽量明显的标记。 电源和地必须有足够的通孔测试点，要求每一种电源都至少有一个测试点，地的测试点至少每10cm一个，要求平均分布在单板上。 高频时钟信号或高速信号的测试点旁边应放置接地测试点；信号的测试点应该放在接收端。 时序较为复杂的信号要求每个信号都引出测试点，以方便单板测试。布局时必须注意测试点（包括ICT测试点）引入的分岔尽量短，不得影响信号的信号完整性。对速度很高的信号，必须考虑测试点引入的阻抗不连续对信号的影响。 5 6 推荐 规定 多针测试点，空余的管脚应接地处理。 向PCB提供不焊接插装器件清单。 备注 7.3 电路可测试性 编号 1 2 3 级别 规定 规定 推荐 条目内容 时钟电路或振荡器电路的输出可控。 数字器件特殊引脚需要全部独立处理。 反馈回路可以断开。 备注 7.4 系统可测试性 编号 1 2 3 级别 规定 规定 推荐 条目内容 对输入单板内的时钟进行检测。 对从背板输入或输出至背板的数字IO信号线的可以控制 CPU能够检测输入单板的信号状态，便于实现系统互联时的测试。 备注

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第二部分 详细说明

1. 原理图制图规范

1.1.1 原理图必须使用公司统一原理图库

在原理图设计中，必须采用公司统一原理图库，以保证设计的一致性和打包后封装、料单等结果的一致性。不使用公司统一原理图库造成的连接、封装错误个人承担责任。

注意使cds.lib中的路径指向库服务器eda-svr1的路径。库服务器每天会和公司统一库服务器同步2次确保最新。

在改版设计中尤其要注意这个问题，因为打包时会将部分库备份到本地，可能造成本地库和公司库不一致。

对于历史遗留的未采用统一图库的设计，可以豁免此项检查。但是如果经历改版，必须将原理图库切换至公司统一库，以保证料单的正确性和后续的可维护性。

返回 1.1.2 原理图应采用0.100栅格

该栅格设置为一般器件库管脚间距的设置，采用非标准设置的栅格可能会导致其他人员重用原理图时无法对齐。

如果出现原理图库中的元件处于0.050栅格，无法对齐者，应和原理图库管理人员沟通解决。 返回 1.1.3 图框大小

部门要求，除非器件符号太大无法在图面内放置，一律采用A4幅面的图框进行设计。部门一般均采用A4幅面进行打印，在A3幅面上绘制的原理图在A4幅面纸页上打印后字符无法分辨，难以进行走查、评审。故规定无特殊需要一律采用A4幅面图框进行设计。

返回 1.1.4 图框上填写的内容和页码、总页数等信息应以用户变量（Customer Text）进行标注

采用用户变量方式标注，可以每页的内容一致，避免出错。如果因为填写错误修改，也只需修改一处即可完成整个原理图的修订，故要求所有原理图的图框信息应采用用户变量进行标注。

用户变量定义方法如下：

菜单中选择Tools – Options，选择Custom Variables标签。在表格中定义如下环境变量：

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其中前面4项分别为产品类型、单板类型、单板版本、单板原理图文件编号，应向项目负责人和标准化管理人员咨询正确的内容。ADRAWN为绘图者的姓名，采用汉语拼音标示，全部使用大写字母，姓在前，名在后，以一个空格隔开。

定义变量后，采用菜单的Text – Custom Text选项可以在封面、各页图框放置变量。当前页码和总页数采用变量CURRENT_DESIGN_SHEET和TOTAL_DESIGN_SHEETS变量放置。

返回 1.1.5 每一页左下角标注功能注释和修改日期

如下图所示，采用普通文本标注功能，采用CON_LAST_MODIFIED变量标注最后修改日期标注日期。

原公司原理图规范采用Drawing符号对原理图第二页进行标注。我们在实际应用中发现，采用每页标注可以知晓每页最后被修改的时间，所以部门要求每页都要标注最后修改时间。

采用环境变量的优点是可以直接将属性附着在图框上，拷贝图框的同时就可以拷贝最后修改时间记录。而采用Drawing符号必须规定一个组拷贝才能一起拷贝。故部门要求采用环境变量进行标注，如图例所示。

如果产品有特定规范，则采用何种方式标注以产品统一规范为准。 返回 1.1.6 原理图必须署名。多人设计原理图应在相应页码署各自的姓名，封面署单板负责人的姓名。

如果一份原理图由多人完成，每个人完成其中一个部分，应在定义环境变量时定义多个环境变量，如ADRAWN1，ADRAWN2??以此类推。在分配任务时事先约定，在各自完成的部分分开填写相应的用户变量，实现分开署名。封面页的署名为单板负责人的署名。

对于改版、借鉴、调用的原理图，应署最后一次修改者本人姓名，而不是原作者姓名。原理图最后一次修改者对调用、借鉴后的结果负责。

返回 1.1.7 原理图上所有的文字方向应该统一，文字的上方应该朝向原理图的上方（正放文字）或左方（侧

放文字）

下图分别为符合规范和不符合规范的例子。

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文字都向上或者向左，符合规范 文字方向不一致，有文字向右，字符重叠，不合规范

标注文字方向向下，不合规范。 返回

1.1.8 原理图上的各种标注应清晰，不允许文字重叠。

原理图上包括网络名、位好、器件管脚号等各中字符都不允许重叠下面是不符合规范的例子

返回

1.1.9 去耦电容的放置

去耦电容分为两种：局部去耦和全局去耦。局部去耦目的很明确的布置在芯片附近，为芯片和附近的信号提供信号回流路径和电源去耦。全局电容布置于板上各处。

将去耦电容和器件在原理图上靠近放置，可以有针对性、有计划地添加局部去耦，在布局时应该注意将相应位号的电容摆放在需要去耦的芯片附近。全局去耦电容主要分布在单板上没有去耦电容的部分，以及换层过孔的附近，提供信号回流通路。

返回 1.1.10 差分线命名

差分线推荐使用+/-结尾，便于在辨认网络，在布线时添加合适的约束以及信号完整性分析。因为事业部3G规范命名中出现信号命名以单板名称为后缀，差分线+/-符号放在中间的情况，为了兼容本规本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传 第 21 / 74 页

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范允许+/-号放在中间。

无特殊情况推荐将+/-符号放在信号名最后。 返回

1.1.11 时钟信号的命名

为了方便信号完整性分析和布线约束制定，并保证不引起歧义，时钟信号必须以规定的CLK后缀结束。其他信号，例如时钟使能信号等，一律禁止以该信号命名后缀结束。时钟信号命名还应体现出时钟频率。根据绘图者的习惯，可以体现出时钟的流向、用途、来源等信息。

例如：FPGA1_8K_CLK，FPGA2_33M_CLK，OIB0_52CHIP_TCLK都是符合规范的命名。 串联端接时钟网络的命名参见串联端接网络的绘制和命名

注：CHIP为CDMA中常用的时钟速率，1xCHIP为1.2288MHz。 返回 1.1.12 串联端接网络的绘制和命名

对于源端端接网络，正确的画法应该是将串阻直接画在驱动器件的输出端，串阻和驱动器件之间的网络可以不进行命名，串阻之后的网络进行命名。如下图所示为一个正确的范例。 如果将串阻放在接收端，或者在串阻之前的信号进行命名，串阻之后的信号不进行命名，都会使得布线的分析和检查困难，甚至会造成串阻被放置在接收端而未被查出的结果，导致信号完整性较差。如下图是不正确的范例。

返回

1.1.13 电源及有特殊要求的网络命名

对于电源网络和有特殊要求的网络（例如阻抗控制，电流较大，布线层、过孔数有限制等），必须加以命名，这样在PCB进行布线布局时，就可以对相应网络进行特定的约束和检查，确保布线满足设计要求。

对于单板接口电源信号，应该和系统设计保持一致，不强制规范添加VCC前缀。但是《PCB设计说明》中必须明确申明，确保布线符合设计实际需要。

对于一些器件（例如时钟驱动器、锁相环等），其电源单独通过磁珠等进行滤波，往往忘记添加网络标号直接相连，或者添加普通的网络标号。这样的结果很可能导致该网络未按照电源进行布线，走线较细或者走较长线，带来性能上的降低。

返回 1.1.14 原理图库多部分构成的器件打包问题

一些器件因为管脚很多，在原理图库中被分成了几个部分，例如部分背板连接器、FPGA、CPU等。这些器件在绘图过程中很可能被放置在不同的页上。

在打包过程中，很可能出现一个器件的不同部分被分以不同的位号，成为多个器件；以及多个器件位号相互交错的问题。

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一般避免此问题有如下方法：

? 对同一个器件的不同部分，设置属性“Group”，定义为同一个组名（例如“FPGA1”）； ? 设置位号硬属性“Location”后打包。（反标产生的为“$Location”软属性。） 以上两种方法不能同时使用，否则会出现错误信息（参见Package XL手册）。

一般情况下，为了避免打包时或者修改属性时出现其他问题，兼顾模块设计的需要，我们不推荐使用“Location”指定硬属性的方法解决此问题，建议定义“Group”属性。

返回 1.1.15 Alias符号的使用

我们有时使用Alias来连接网络，以实现同一个物理网络，需要不同名称的场合。例如对于一个网络信号名定义为PLUG-S，实际和GNDD相连，就可以使用Alias进行连接，不会发生错误。

使用Alias连接的网络，必须使用网络标号的方式进行连接，不能使用连线(wire)进行连接，否则会导致连接失败。

正确的画法为：

错误的画法为：

两种连接方式看起来完全一样，但是实际上第二种方式在打包时不能形成正确的连接。

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1.1.16 禁止使用SIZE属性放置多个器件

在参考文献《Q/ZX 04.104.2-2002 电路原理图设计规范——基于CADENCE平台的设计要求》中，说明了一种采用定义SIZE属性放置多个相同连接关系器件的方法，例如去耦电容、MARK点等。

采用此种方法虽然方便了原理图绘制，但是导致位号难以控制的问题。当布局布线要求需要调整数量时，很可能出现调整掉已经布局好位号等问题，所以本部门规定，禁止使用SIZE放置多个相同连接关系的器件。

返回 1.1.17 Offpage/offpg符号的调用

Offpage符号在原理图库中一共有六种，如下图所示：

这六种符号分别表示出了输入、输出和双向信号从左右两个方向进入页面。垂直的出页符由水平的本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传 第 23 / 74 页

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出页符翻转实现。

需要注意的是出页符在使用中不能通过镜像、翻转的方式作为相反方向的出页符使用，例如将左侧入页符1翻转、镜像后作为右侧入页符4使用，否则会出现文字位置、方向错误的现象，违反关于文字方向的规范。

返回 1.1.18 器件管脚上的引线，应引出后再分叉，不得直接在器件管脚上分叉

在绘图时，如果遇到T型的网络，必须将远见引脚引出后连接，不得直接在器件管脚连出分叉，如下图所示。

采用上图中左侧的方式，在原理图打印后，无法确认网络连接。故不推荐使用。 返回

1.1.19 关于单节点网络和浮空管脚的检查

可以通过Cadence附带的原理图规则检查工具Rules Checker（也称Checkplus HDL）对原理图进行规则检查。我们最常用的是单节点（Single_node_net）和浮空管脚（Unconnected_instance）检查。

启动Rules Checker的方法是选择Allegro Project Manager的菜单Tools – Rules Checker。在Logic Rules一项中选择net_name_checks.rle中的single_node_net和Property_checks.rle中的unconnected_instance选项（根据需要可以继续选择nets_shorted等选项），运行Rules Checker。

运行完成的结果可以通过读取文本文件的方式检查，也可以通过View Marker直接在原理图上定位确认。

在设计中出现单节点和浮空管脚是很正常的事情，例如单板静电泄放模块中有很多单节点。本条目要求的是对所有的单节点和未连接管脚进行确认，确保没有漏接网络或者遗留未处理的CMOS输入管脚、器件控制管脚。

返回 1.1.20 采用Cadence提供的工具对原理图和PCB的网表一致性进行检查

Cadence提供的工具可以对原理图和PCB中的网表一致性进行检查，不需要人工进行。

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调用该工具只需要在Project Manager窗口中点击Design Sync图标，选择Design Difference条目即可。 1.1.21 保留

2. 电路设计 2.1 通用要求

2.1.1. 器件接口电平匹配

器件接口之间的电平应该匹配，尤其要注意不同电压/电平类型逻辑进行接口的场合。

例如我们常用的LVTTL信号输入低电平阈值和高电平阈值分别为0.8V和2.0V。虽然器件实际反转电平处于0.8~2.0V中间的某一个电压，但是设计必须保障输入电平不会处于两个阈值之间。

对于差分线，要考虑逻辑的共模电压和差分电压范围是否都能够满足要求。

在不同标准、不同电压的逻辑电平进行接口时，尤其要注意这个问题，并避免器件工作在安全工作范围之外。

例如某单板中曾使用3.3V的PCI时钟驱动器CDCV304分发射频时钟，时钟来源于1颗5V的压控晶体振荡器（VCXO），该振荡器为CMOS输出。VCXO的输出电压范围超出了CDCV304输入的电压范围，长期工作可能对CDCV304的钳位电路或VCXO的驱动电路造成损伤。

Xilinx的SpartanIII器件采用2.5V的电源Vccaux作为下载接口电源，直接连接下载线会对器件造成损伤。厂家推荐的做法是采用电阻限流保护下载管脚中的钳位二极管，并在Vccaux上接对地的电阻泄放电流。我们在设计中可以采用2.5V的驱动器转换省去这些麻烦，但是选择2.5V驱动器时必须考虑能够承受高于电源电压的输入。

对钳位电路的介绍参见“对电源有二极管钳位保护的器件”。

随着工艺的进步，线宽减小，很多逻辑器件的内置保护电路变得非常脆弱，不能长期承受过应力，器件对过冲等指标也提出了要求。在设计中应予以甄别。

差分信号也存在同样的问题。系统中可能出现的高速差分电平包括PECL，LVPECL，CML，LVDS（MLVDS，BLVDS）等等。这些电平之间也有可能需要进行接口。这些电平的共模电平和差模电平各不相同。需要在这些电平之间切换时，可以采用专用的转换芯片，也可以采用戴维宁定理、分压电路等基本电路实现接口，例如5V的PECL信号和3.3V的LVPECL信号接口采用的3电阻端接电路。 本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传 第 25 / 74 页

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采用交流耦合消除了直流共模电压的不同，方便了接口设计。但是需要注意的是交流耦合只能在数据流直流平衡的方式下使用，否则无法正常工作。Agilent公司1032/1034芯片组的CIMT编码、802.3规定的8B/10B编码等都属于直流平衡编码。通常的时钟占空比在50%左右，也可认为是直流平衡的。

交流耦合的参考电路如下图所示：R1和R2为接收器提供正确的直流偏置电平，并为传输线提供端接。传输线上的0.1uF电容隔离直流分量。

各种耦合方式的介绍可以参见TI公司文档SCAA056，SCAA059，SCAA062以及其他参考文档。 返回

2.1.2. PECL-LVPECL接口

PECL信号电源电压为5V，在和LVPECL接收器进行接口时直流偏置工作点不满足要求。对于数据流经过直流编码的应用，可以采用交流耦合方式，即在信号线上串联电容隔断直流，两边分别采用上下拉电阻设置工作点。交流耦合电容如直接对单板外部接口，则存在对对方单板输入器件的ESD损伤隐患。采用上面提到的，在耦合电容另外一边对地接大电阻防止静电积累是可以的，但要考虑对信号的影响，所以需要对改电路进行实际验证才可以下结论。

对于必须采用直流接口的场合，应采用公司的3电阻端接参考设计。电路原理图如下图所示。

设计说明参见公司模块化资源库中“硬件设计指南－专题技术部分” 专题中“PECL电平匹配设计指南”文档。因为该文档成文较早，电阻的选取不一定能够在公司通用件库中找到对应的阻值。实际应用中应在通用件库中选择阻值相近的常用通用材料。

返回 2.1.3. 单板对外接口器件选型必须能够满足热拔插要求

在单板对外接口器件选型时，应确保器件可以经受热拔插。对于普通逻辑电平器件，应考虑采用支持OE控制、Ioff、PU3S的器件。这部分可以参考逻辑器件应用章节关于热拔插要求的说明。

对于其他器件也应充分考虑器件在电源为0的情况下，是否会导致器件损坏、信号线被拉死情况，本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传 第 26 / 74 页

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当单板上电且输入悬空的情况下，是否会出现输出乱码或错误电平、器件损坏等情况，并进行相应处理。对差分信号的热拔插要求参见“差分信号应考虑Failsafe功能”章节。

返回 2.1.4. 对电源有二极管钳位保护的器件

当器件内部存在对电源钳位的二极管时，输入电压高于电源电压（或者在热拔插场合电源电压被关闭、还没有启动），则输入电压会被二极管钳制，对其他信号造成影响，并很可能造成驱动器件或者钳位二极管的过应力损坏。

如果器件的电源没有吸纳电流的能力，且该电源本身电流很小，则输入有可能通过钳位二极管拉高电源电压，造成局部电源过压，对器件造成损坏。

在有些情况下，我们利用钳位二极管来实现高电平到低电平的接口，例如Xilinx的FPGA应用于PCI总线的场合、Xilinx SpartanIII应用3.3V电平下载的场合等，这是一般必须采用串联电阻或经过仔细计算，确保保护二极管和输入极门的栅极不会受到过压损坏。计算的范例可以参考Xilinx文档XAPP653《3.3V PCI Design Guidelines》。

返回

2.1.5. 差分信号应考虑Failsafe功能

差分线的Failsafe功能包括当驱动器断电，接收器断电，驱动器未连接，差分线开路，差分线短路（或者通过匹配电阻连接）等状况下，器件不应该损坏。更高的要求是当因为上述各种原因，差分线处在中间电平时，接收器应该输出一个固定的状态。接收器输出乱码很可能导致器件的时序不满足要求而导致状态机跑飞等故障。

我们的3G系统中大量使用MLVDS器件发放时钟，可以参考TI公司SLLD009等文档了解MLVDS器件的Failsafe功能。I型MLVDS器件在我们系统应用中，在无驱动状态下会因为干扰而输出乱码，采用II型器件可以解决；我们系统中的RS-485器件，当接收端接有端接电阻且无驱动的情况下，输出低电平，造成UART接收到错误的码，需要进行上拉或下拉处理。

我们系统中RS-485总线的处理也是考虑到Failsafe功能和器件驱动能力之后综合考虑的结果。 返回 2.1.6. 了解CMOS器件的闩锁现象，选用不易发生闩锁的器件

CMOS器件的闩锁（Latch-up）现象是由CMOS工艺结构所造成的。CMOS器件在生产过程中，会寄生PNPN结构，相当于一个SCR（Silicon Controlled Rectifier）。当因为电源电压异常、输入电压/输出电压高于电源或者低于地、ESD放电等情况出现时，就有可能触发闩锁。

当闩锁发生时，器件内部的寄生SCR被触发，形成从电源到地的电流直通通路，产生大量热导致器件烧毁。

一般触发源消失后闩锁仍然保持，只有断电能够退出闩锁状态。为了降低器件发生闩锁的概率，我们在设计中应该理解并选择不易发生闩锁的器件。在一些器件手册上会说明，闩锁性能满足JESD78规定的某一级要求，均可作为参考。

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同时，我们在应用中应该尽量避免触发闩锁的条件，例如：

? 热拔插过程中保证地线首先接触，然后是电源，最后才是信号 ? 在背板接口上采用串联电阻的方法限制电流，减少闩锁发生的概率 ? 多电源器件，严格遵守手册规定的上电和断电顺序 ? 避免信号和电源出现过压等情况：一方面应该采取措施避免信号线上出现浪涌，一方面应该避

免因为二极管钳位电路将浪涌泻放到电源而造成局部电源过压。

关于闩锁原理的详细介绍，可以找到很多参考文档。TI公司的文档SLYA014《Latch-up, ESD, and other Phenomena》介绍了闩锁和一些类似的现象，ZARLINK公司的文档《Understanding and Eliminating Latch-up in CMOS Applications》JEDEC标准EIA/JESD-78《IC Latch-up Test》介绍了闩锁测量的术语和方法，刘春杰的技术文档《普通电平逻辑器件应用指导书》中也有对闩锁的成因进行介绍。

返回 2.1.7. 器件工作速率符合设计要求

器件和引入信号的交流特性应该匹配，例如EPLD是否支持引入的高速时钟信号以保证逻辑能够正确采样；时钟BUFFER是否用来驱动比其所能支持的频率更高的时钟信号等。例如SN65MLVD200器件，其数据手册上的速率为100bps，折算成时钟频率为50MHz，如果我们用来驱动60MHz的信号，虽然可以工作，但是性能不能再得到数据手册上的保证。

使用边沿速率很低的信号驱动高速器件，可能在边沿上产生毛刺或者振荡，参见“对缓慢变化的信号需要使用带施密特输入的器件进行驱动”。

同时也不推荐使用高速器件驱动低速信号，因为高速器件对毛刺信号敏感，且容易使得系统的EMC性能恶化。

我们在设计中有时会遇到PP2S或者8KHz的时钟信号，单板工作实际上并不以之为时钟信号，而是采用更高速的时钟对这些信号进行采样，不要求这些信号边沿单调，时序相对也较为宽松。在设计中采用时钟驱动器驱动这些信号会使得系统的信号完整性问题恶化。根据系统时序裕量，可以根据需求采用普通的驱动器驱动，作为普通数据信号处理。

需要注意的是，时钟的占空比发生变化、系统热拔插过程中时钟上的毛刺信号都相当于使得时钟频率升高，从而导致逻辑跑飞。在设计中必须注意这样的问题，保证系统能够可靠工作。

返回 2.1.8. 在满足系统性能要求的情况下，尽量降低信号的速率，采用慢速器件

高速器件主要指信号切换速率高的器件。因为切换速率高对应着工作频率也能增加，所以两者有一定的联系。

高速器件和高时钟速率对系统带来了多方面的影响：

? 信号完整性问题。即使是很短的导线，也必须作为传输线处理，进行恰当的端接，否则就会发

生振铃、过冲。这不仅仅和频率相关，频率很低而切换速度很高的器件也必须考虑！ ? 切换速率的提高使得电源完整性劣化，需要更多的考虑电源系统的设计。 ? 有可能造成成本的上升。例如曾经采购EP20K160EFC484型FPGA，快一个等级的器件价格上

要高出数百元人民币。 ? 更多的EMC问题。

? 设计时序要求更加严格。

? 功耗更大，为系统散热带来挑战。

当不必要的时候，我们可以尽量选用便宜、满足要求的慢速器件。 返回 2.1.9. 模块电路、通用电路和参考设计

设计的重用可以大大简化设计工作，提高设计效率，提高工作质量。公司内部统一使用相同功能电本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传 第 28 / 74 页

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路还能够减少器件选型种类，降低管理成本，并通过扩大单一器件采购量的方式降低采购成本。

模块电路/参考设计一般都由相关领域经验丰富的员工开发，经过了较多的应用验证和严格的设计评审，电路成熟，可靠性较高。没有特殊的情况，能够采用模块电路实现功能者一律要求使用模块电路。如果认为模块电路在成本上不具优势，或者模块电路存在设计问题，应提请模块电路进行修正，不要私自重新设计电路。

返回 2.1.10. 产品设计约定

对于部分尚未来得及模块化、通用电路化的电路，以及只和产品相关的电路设计、器件选型，部门在产品开发的特定阶段会针对产品进行约定。例如在3G系统中选定了部分器件作为公用器件，约束了接口逻辑器件的上拉或下拉方式，规定了0.1uF去耦电容的选取等。这些约束在产品范围内和模块电路、通用电路等有同等效力，必须遵守。

返回 2.1.11. 同一物料代码下多种器件的使用

为了降低采购成本，并避免因为供应商出现商务纠纷、财务问题、质量问题等导致公司生产受到影响，一般的物料都会要求有两家以上的供应商可以供货。物料代码的初次申请往往是为特定应用场合考虑，所以两种物料很可能各种参数不完全兼容。对同一代码物料的采购，是综合价格、供货能力等各项因素考虑的结果，

例如某应用需要3.3V工作100MHz的视频模拟开关，为两种物料申请了代码，一种的工作电压为3.3V，另外一种可以工作在3.3V或者5V的环境下。当设计进行器件选型时，必须要求对一个代码下所有的物料都进行分析，确保可用。在调试和试生产过程中对各种物料单独使用、混合使用等各种情况进行试验，确保设计工作正常。

另外例如16C554型4路UART，同一代码下有ST16C554和TL16C554A两种型号，后者比前者增加了自动流控制功能。两种物料一般情况下都是可以通用的。某事业部一批单板，研发过程采用了ST16C554型UART进行调试，未发现硬件设计未处理流控制相关输入管脚和软件设计中未正确初始化流控制相关寄存器的问题，验证不充分，导致生产中出现大量单板不能正常工作。所有单板返回生产线替换器件解决问题，耗费了大量时间、人力和成本。

如果通用库中的器件均无法满足要求，可申请进行器件代码拆分或者指定品牌生产。 返回 2.1.12. 单板上所有有复位管脚的芯片，要求复位管脚软件可控

UART、专用芯片很多都有专用的复位管脚，FPGA在设计中一般也会设计复位管脚用来对全片进行复位。这些管脚应该软件可控，以保证当单板一部分工作不正常的时候，可以通过软件对该部分复位，不需要复位整块单板。

例如某接口单板，有多片FPGA存在。如果部分FPGA已经下载并开始工作，而其他没有正常工作时，会导致系统输出一些错误的数据。通过让已下载的FPGA处于复位状态可以避免这个问题。如果软件不能控制FPGA的复位端，系统将无法正常工作。又例如某单板上FLASH的复位引脚连接到上电复位信号上，如果写FLASH过程中程序跑飞或被后台复位，则FLASH不能再次写入，必须前台断电复位才能正常工作。

返回 2.1.13. 初次设计CPU、DSP和ASIC的配置管脚的上拉或下拉状态尽量设计成可调

在初次设计中，设计者对CPU、DSP、ASIC等器件的实际应用情况并不了解，完全依赖于器件厂商提供的器件手册，配置管脚的上拉或下拉状态很容易设计错误。对于很多专用的集成电路，其工艺、硅片版本也都处于升级之中，数据手册经常会存在错误。

在初次设计中，将CPU、DSP、ASIC等器件的配置管脚设置为可调，可以通过选焊电阻的方法避本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传 第 29 / 74 页

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免飞线，提高一次成功率。

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2.1.14. 器件手册，更正历史和勘误表

器件厂商在开发器件的过程中，不可避免的会出现错误。有些错误是因为设计问题引起的，有些问题是因为硅片工艺问题引起的。器件手册本身在编写过程中，也会出现一些遗漏和错误。因此，器件厂商会对器件手册进行升级，或发布器件手册的勘误表（Errata）。

例如某型号DSP器件，对器件手册的勘误表有多次升级，说明了在芯片当前版本中的各种问题，了解这些问题可以避免在设计中重复已经发现的错误。再例如SPARTAN 3型FPGA，2003年的厂商的器件手册和2004从网上下载的器件手册在一些说明中存在差异。

860型处理器，最初的手册中推荐奖TRST*接在HRESET上，后续的勘误表要求不能这样连接，否则会导致无法启动，在我们的设计中也出过这样的案例。（参见参考文献《CDMA事业部2004年度可靠性经验案例集》）

我们常用的时钟驱动器最高工作频率在不同版本的手册中可能会有差异。系统中大量使用的TI公司LVT型总线驱动器，在1998年之前是含有总线保持功能的。1998年开始TI将总线保持器件改名为LVTH（SCEA010 LVT to LVTH Conversion），2003年开始TI重新推出的LVT器件不含总线保持特性，但是其他很多厂商采用LVT命名总线保持器件。这些信息都需要注意，避免设计和实际出现偏差。

TMS320C6414T型DSP，在2005年5月份之后的Errata（E版）中，说明了当DVDD比CVDD上电早时，可能出现PCI/HPI数据错的问题。虽然后续的硅芯片应能够解决这个问题，但是设计中必须予以考虑。

这些变更信息一般是不会直接传达到研发人员手中的，所以研发人员在单板开发过程中，应该直接向供应商索要或者直接到器件厂商网站上下载最新版本的数据手册、勘误表等资料，避免按照错误的信息进行设计。

返回 2.1.15. 对于设计中的可配置部分（包括为调试设计而最终不安装的部分），必须注明本板在线运行和调

试使用的所有配置方式 单板上经常会设计可配置的方式，例如初版未确定配置方式而设计的上拉或下拉、为了器件兼容设计的上下拉电阻和0欧姆跳线电阻、为了同一块PCB实现不同配置设计的可调部分，为避免风险而设计多种器件方案，最终只采用1种的情况、为了调试方便设计的一些跳线和上下拉等。

当这些情况出现时，原理图上会存在多种方案，最终设计在料单上体现。这样会给阅读、走查等带来很大的困难。 所以我们规定，可配置部分必须在器件旁边注明配置方式。 返回 2.1.16. 保留

2.2 逻辑器件应用

2.2.1. 未用CMOS/BICMOS器件管脚不得悬空，需要通过电阻接电源或者接地

CMOS器件的输入端一般为一对互补的MOSFET的栅极。

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MOSFET的栅极一般是在一层非常薄的硅氧化物绝缘层上制造的，具有非常高的电阻和一个小电容。当悬空时，管脚上微弱的感应电荷很难释放，就会在栅极上建立很高的电压，导致栅氧化物击穿而损坏器件。ESD防护二极管的可以防止避免器件损坏，但是我们要求采用电阻降低输入端阻抗，实现可靠的设计。

另外，悬空的CMOS输入端可能处于任意电平，也就导致了器件可能处于PMOS和NMOS直通的状态，甚至处于震荡状态消耗更多功率，减少器件寿命。

左上图就是当器件中一个驱动器输入电平和电流的关系。（来自TI文档SCBA004。）可以看到，当器件输入处于非确定电平（0.8V~2.0V）时，器件消耗了更多的电流，约为4mA左右。这个电流看起来并不大，但是需要注意的是，这个电流完全耗散在器件上，每个门的功耗大约为13mW。

右上图是ISP Mach 4000系列输出电流和电压的关系。假设输出电流为10mA，从曲线上可以看到，器件上的电压降约为0.2V左右，每个门的功耗约为2mW。

相比而言，器件处于中间电平将耗散数倍于正常工作状态时的功率。如果16个门同时处于中间状态，器件上将产生0.2W的功率，影响器件寿命。关于震荡状态的机理介绍，请参考“对缓慢变化的信号需要使用带施密特输入的器件进行驱动”一节。

为了避免这种情况的发生，我们需要对不用的CMOS/BiCMOS器件管脚进行处理，通过一个电阻将管脚接电源或者接地处理。电阻的选择在“上下拉电阻的选择”一节进行介绍，另外可以参见TI公司的文档SCBA004《Implications of Slow or Floating CMOS Inputs》和刘春杰的文档《普通逻辑器件输入端口偏置电阻的选取》。

关于总线保持器件在后面“原则上不推荐采用总线保持器件或者启动可编程器件的总线保持功能”一节介绍。

返回 2.2.2. 悬空、固定电平的管脚管脚采用电阻接电源或者接地，禁止直接连接

上节已经说明了CMOS器件输入禁止悬空的问题。另外，还有一些控制信号，我们在设计中只要求其出于常‘0’或者常‘1’状态。在有的设计中，将不使用的器件直接连接在电源或者地上。

在公司的生产过程中，单板都需要进行ICT测试，需要通过探针对单板上的器件施加激励并测量响应，确定单板是否正常。直接将器件的输入端接地将导致器件该部分无法测试，所以从可测试性考虑，本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传 第 31 / 74 页

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严禁将此类输入管脚直接接电源或者地，必须通过电阻连接。

对器件悬空管脚进行处理时，应考虑测试需要，例如器件的OE和输入信号不应使用同一个电阻进行上下拉，否则在测试中因为有一个电平会关断器件而无法测试；多个器件不应使用公用的复位、控制或使能，否则无法隔离各个器件定位问题，如下图所示。

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2.2.3. 多级具有上电3态的器件级联驱动信号时，如果信号上电过程要求确定电平，则各级输入端都必须采用上拉或下拉电阻确定状态

有时我们可能采用上电三态的器件驱动驱动器的OE端等信号。这些信号在上电过程中对其电平有要求，如果上电过程中驱动器被打开，则可能引起总线冲突而导致系统工作不正常，甚至烧毁器件。此时因为不能确定各个驱动器脱离三态的顺序，各点都需要用上拉或下拉确定电平。

例如下图中的电路，为避免驱动器3最先脱离上电3态后向背板输出数据，C点必须采用上拉或下拉确定为无效电平。如果驱动器2先于1脱离上电三态，它可能将C点驱动为有效电平，所以B点必须进行上拉或下拉处理。同样道理，如果A点由一个上电时三态的器件驱动，那么A点也必须上拉或下拉。

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2.2.4. 采用具有上电3态的器件驱动背板输入控制信号，如果该信号上电后立刻需要读取且不受上电

复位控制（例如单片机ISP模块中的背板复位信号和下载使能信号），则必须采用电阻置初始电平。

本条和上一条目内容基本一致。我们的系统中一般都采用了LVT16244或者类似的器件对背板输入信号进行缓冲，提高单板的可靠性。器件的选择一般和驱动输出到背板信号的驱动器一致，故都具有上电三态特性。我们不能够确定器件脱离3态或者完成上电开始工作的顺序，故必须采用一定的手段确定系统在上电过程中状态可控。

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在3G的系统中，MCU ISP模块采用背板输入的I_rst和I_downloaden信号启动单片机的软件版本下载，这两个信号经过LVT16244缓冲后送给EPLD处理。某单板在调试过程中出现，主控板并未使能下载模式，但是单板进入下载模式的故障。（在编译中，启动了EPLD的内部上拉使能。）

经过测试，得到如右上图的波形。在整个过程中，输入的I_rst信号一直为低电平，随着电源上升，EPLD的IO在上拉电阻作用下缓慢上升。当电源电压上升到阈值时，EPLD开始工作，244的OE端被拉低，此时244仍然受到上电三态电路的控制，处于3态，EPLD的输入继续在上拉电阻的作用下上升，导致EPLD采样到错误的高电平。大约150uS之后，244脱离上电三态，EPLD输入端呈现出正确的低电平。

为了避免这种情况的发生，需要在244的输出端添加1K的下拉电阻（采用1K电阻是为了保证在EPLD内部上拉的作用下，仍然能够保证下拉的可靠，请参考上下拉电阻的选择的部分。），确保上电过程的正确性。对于EPLD中受到复位信号控制的输入，因为706芯片会输出上电复位信号，所以可以不作如上处理。

返回 2.2.5. 对背板输出的驱动器，如果其OE端需要控制，应采用电阻设置为输出无效状态

对背板输出的驱动器，应该避免在上电未完成时对背板输出，以防止出现系统异常的数据或者总线冲突。如果背板驱动器OE端通过EPLD、FPGA、CPU等控制，则需要系统在这些器件没有上电之前，背板驱动器处于关闭状态，故应改对OE端进行上拉或下拉处理，采用电阻设置为输出无效状态。

对于常用的16244等驱动器，对OE端采用电阻上拉。 返回 2.2.6. 避免使用一个排阻同时用作信号上拉和下拉

有些单板设计中，设计者为了节省排阻，采用1个排阻，其中部分电阻对信号进行上拉，部分电阻对信号进行下拉。

因为在加工过程中，排阻焊接容易产生搭锡短路，采用1个排阻同时作为上拉和下拉电阻，发生搭锡很可能会导致电源地之间的短路，此类故障极难查找定位。另外在调试过程中，测量时示波器探头易导致排阻相邻管脚短路而造成探头烧蚀和单板损坏。

为避免麻烦，规定避免使用一个排阻同时用作信号上拉和下拉。 返回 2.2.7. UART器件16C55X，如果不使用其DSR、DCD、CTS信号，需要进行下拉，使信号为有效

状态，避免自动流控制的器件不能正常工作

UART器件的DSR、DCD、CTS信号，分别表示数据设备就绪（Data Set Ready）、数据载波检测到本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传 第 33 / 74 页

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（Data Carrier Detected）、数据设备准备好发送（Clear To Send），其有效电平为低电平。

在具有自动流控制功能的器件（TL15C55xA）中，如果使能自动流控制功能，CTS将决定UART的发送器是否允许发送。某事业部的某种单板，因为这几个信号悬空未处理，管脚表现为高电平，加之软件处理不当，导致了数百块待发货单板回生产线返修。

为了确保在各种状态下器件工作正常，我们如果采用3线制串口通讯（TX，RX，GND），应将这几个信号采用电阻下拉到地。

RI（Ring Indicator）振铃检测信号，在我们的系统中未使用，暂时规定要求下拉处理。 返回 2.2.8. PCI总线信号的上拉

对PCI总线信号的上拉要求，在PCI规范中给出了详细说明，请参见PCI Local Bus Specification中的4.3.3节说明。该章节给出了详细的说明和计算公式。

返回 2.2.9. 对缓慢变化的信号需要使用带施密特输入的器件进行驱动

我们使用的普通LVTTL逻辑器件输入给出的VIL和VIH一般为0.8V和2.0V，处于这两个值之间的部分被认为是不确定区域。实际上，信号的切换处于0.8V和2.0V之间的某一个电平附近。信号处于0.8V和2.0V之间，驱动器的电流和功率消耗都会增大，不利于器件寿命（参见“未用CMOS/BICMOS器件管脚不得悬空，需要通过电阻接电源或者接地”一节的介绍），但是较缓慢边沿对器件寿命的影响，例如总线上通过上拉或下拉电阻对总线电容充放电导致的缓慢上升下降时间对器件寿命的影响，目前我们还没有数据说明。

当对器件施加缓慢变化信号（例如采用RC和按钮开关产生复位脉冲的电路）时，处于切换期内的时间较长，在切换阈值附近的时间也比较长。现在我们使用的大部分逻辑器件开关速度都比较快，这时器件的寄生电感、电容等特性就会体现出来。

例如当输入电压缓慢上升到达阈值，驱动器反转时，负载电容CL会通过引脚电感LP向地上放电。快速的放电导致LP上产生一个电压降，器件内部的电位实际上被抬高至高于地。内部阈值相对地升高。因为输入信号上升缓慢，此时阈值实际已经高于信号，器件再次发生翻转，VCC通过LP对CL进行充电，在LP上产生压降，器件内部的VCC降低，导致翻转阈值降低，器件再次发生翻转，如此往复。

电源地上的噪声在这种情况下也可能引起阈值变化而产生振荡。

下图就是实测的LCX系列驱动器在输入缓慢上升波形时的输出特性。可以看到输出的确发生了振荡（来自于某单板按键复位电路）。

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解决输入缓变信号导致输出振荡或者毛刺的方法，就是使用施密特触发器对信号进行整形。施密特触发器的输入有滞环特性，能够滤除信号上的干扰，也能够有效防止振荡的发生。

当采用了施密特触发器后证实，按键复位电路的震荡被消除。该电路已成为公司模块。 返回

2.2.10. 设计中应防止上电及正常工作时出现总线冲突。对于可能出现冲突的情况，应采用互斥设计，确保不会因为软件问题导致冲突

总线上往往挂着很多器件，分时传送数据。每一个时刻只有一个器件能够驱动总线，其他器件应处于高阻状态。 当总线产生冲突时，多于一个器件同时导通，当两个器件的输出的电平不一致时，将会有较大的电流通过器件的输出级直接从电源流到地，器件将耗散很大的功率，严重影响器件的寿命，并且干扰总线上的数据。

为了避免总线冲突导致系统数据错误甚至器件损毁，硬件设计应该保证类似情况下控制端互斥，即硬件设计保证不多于1个驱动器的OE端使能。一方面是使用上下拉电阻等确保在EPLD、FPGA未下载时单板上各驱动器关闭不发生冲突，一方面是在EPLD、FPGA逻辑代码中确保控制信号的互斥，即本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传 第 35 / 74 页

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软件不可能使得驱动器同时打开导致硬件损坏。

如下图的设计是存在问题的，当软件调试过程中，可能出现OE1*和OE2*同时打开导致驱动器发生冲突的风险。

在设计中，我们应当避免总线冲突的出现。不仅仅是避免正常工作中任何时刻两个以上的驱动器同时驱动总线，也要避免在单板/系统上电过程中、单板上电后逻辑下载完成之前或者初始化完成之前同时驱动总线。

某单板设计中，对LVTH器件的OE端处理不当，在单板上电后FPGA未下载时，多个LVTH器件OE可能同时有效，发生总线冲突。在采用TI的LVTH16244器件的单板中偶发驱动器失效，采用Fairchild公司的LVTH16244器件，发生多起失效。失效样品表现为中心鼓起甚至烧裂。对驱动器OE进行正确的上拉或下拉处理之后故障解决。

对于工作中的总线冲突，需要设计者仔细检查避免，包括硬件在各使能信号的控制时序上避免冲突，软件在对系统进行配置时避免出错导致同时两个设备驱动一根总线等。对于上电过程和逻辑下载前、初始化完成前可能出现的总线冲突，一般考虑通过对各器件的OE端进行上拉或下拉处理来避免冲突，另外就是在逻辑编写和约束设定中，正确设置复位初始值，确保不会发生冲突。

在3G项目中，7块（6＋1）DIF单板共享背板总线，通过24选4进行总线选择，选中其中的4个扇区进行数据传输。如果上电的时候，还没有来得及进行24选4，就要关闭驱动器，防止发生总线冲突。还有在正常工作的时候，如果有一块单板复位了，或者是插入新的单板的时候，都要关闭驱动器输出避免总线竞争，不能够影响总线上其他单板正常工作。

有一些总线允许多个驱动器同时输出数据而不会损坏设备，例如采用OC/OD门的I2C总线，MLVDS标准总线等（请参考TI公司文档SLLD009《LVDS Application and Data Handbook》）。一般情况下，多个驱动器同时输出不会造成器件的损坏，但是可能干扰总线上数据的正确性，一般不允许出现。

有时我们的系统中也会利用两个驱动器的同时输出。例如主备配置某单板承担系统时钟分发的功能，采用MLVDS分发系统时钟。该单板主备板的时钟都来自同一个源头，其相位基本一致。在主备倒换设计中采用了重叠倒换，即主板发起主备倒换时，等待备用单板取得主用后才放弃对系统输出时钟。在主备倒换时背板时钟线会出现短时的两块单板同时驱动的情况，但是不会影响器件可靠性，并且能够实现无缝切换。

返回 2.2.11. 和背板直接相连的驱动器必须满足热拔插要求

我们的系统为热拔插系统，在系统工作的同时需要能够插上或者拔出单板，而且当单板在位的时候，可能会关闭单板电源。这就要求单板在拔出、插上或者断电的时候，不应该造成器件损坏，不应该对系统功能造成影响。

系统中采用的MLVDS器件均可以承受热拔插，National Semiconductor公司的BLVDS标准也能够确保热拔插过程中不会导致系统出现器件损坏以及误码，这部分可以参考本文的“差分信号应考虑本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传 第 36 / 74 页

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Failsafe功能”一节的说明，并请参考National Semiconductor公司文档《LVDS Owner’s Manual》,SLLD009 《LVDS Application and Data Handbook》，TIA/EIA899标准的相关部分。

对于常用的TTL等器件，我们要求必须有OE端控制、上电三态（PU3S，Power up tri-state）、关断电流控制（Ioff）等功能（达到热拔插2级，热插拔等级的定义来自于TI的技术文档SCEA026《Logic in live insertion applications with a focus on GTLP》）。我们一般推荐普通TTL/CMOS电平的驱动推荐采用LVT驱动器。对于这些功能以及对热拔插的影响，请参考文档SCEA026及刘春杰文档《普通逻辑器件输入端口偏置电阻的选取》。

达到2级热拔插的器件在拔插过程中可能因为电容充电对数据造成短时干扰，但是不易导致系统正常工作受到影响，且即使产生影响系统也能快速从影响中恢复。我们的应用中罕见插拔单板因为器件充电造成异常的报道。

对于更高要求的应用，可以考虑能够满足热拔插标准3级的器件，例如GTLP等。该类器件在2级热拔插器件的基础上添加了预充电特性，能够减少插拔过程中电容充电的干扰。

返回 2.2.12. MCS-51单片机总线和端口需要加驱动

MCS-51单片机的端口和总线驱动能力较弱，尤其是P1~P3端口，其输出上拉结构由3个MOS构成，输出由低跳高的前2个时钟周期中，上拉较强，其余时候上拉较弱。如果总线上具有类似下拉电阻的负载（输入高电平时需要流入电流的负载），将可能无法正常驱动。

所以我们规定，对于MCS-51单片机总线和端口，需要加驱动。因为总线保持器件存在的保持电阻可能使单片机端口被拉死为低电平，所以禁止在MCS-51单片机外围电路使用总线保持器件驱动。

关于MCS-51单片机端口特性的分析，可以参考早期技术文档《51单片机IO口上的“高电平总线保持”特性》和Intel的MCS-51单片机手册。 返回 2.2.13. 原则上不推荐采用总线保持器件或者启动可编程器件的总线保持功能

总线保持器件（TI公司的LVTH器件，其他一些公司的LVT器件，以及部分LVCH器件等）在输入端添加了一个从输出端反馈的回路，等效电路如图所示。

采用总线保持器件，输入信号断开时，因为正反馈的存在，会保持最后输入的电平，避免输入悬空，可以省略驱动器上的上下拉电阻，节省电路板空间和成本。

但是总线保持器件会使得我们的设计复杂化，出现很多问题，因为总线保持电阻的存在，如果需要对信号输入预置电平，将需要采用较小的电阻。前级驱动器要提供更大的电流；当总线上多个总线保持器件并联时，总线上的保持电阻将很小，预置电平电阻将更小，前级驱动负载更大；在热拔插系统中，如果接口器件总线保持了高电平，当电流很小时，还可能通过保持电阻向断电的单板供电；在热拔插系统中，多个总线保持器件并联如果保持的电平不同，可能处于不确定状态等。

我们有过 LVTH器件导致MPC860不能启动的案例，请参见参考文献《CDMA事业部2004年度可靠性经验案例集》。

MCU驱动较弱，不得采用LVTH器件驱动MCU输出信号。

为了避免问题复杂化，我们的系统中不推荐选用总线保持功能的器件，在可编程逻辑器件设计中，不推荐打开可编程的总线保持功能。

关于总线保持器件更详细的介绍，请见参考文献《普通逻辑器件输入端口偏置电阻的选取》。 本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传 第 37 / 74 页

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2.2.14. 总线保持器件通过电阻预置状态时的上下拉电阻推荐采用1K

如果经过评估，认为在设计中可以使用总线保持器件，那么如果要对某一个驱动器置初始电平，该电阻必须能够提供器件反转所需要的最小反转电流。从另外的角度上看，外接的上下拉电阻必须要在和器件内部的保持电阻分压之后，提供正常的电平来让器件翻转。

推荐每个输入采用1K电阻进行上拉或下拉，确保总线保持器件在无驱动状态总能被可靠的置为需要的电平。如果多个器件并联使用，需要相应的减小电阻以确定可靠的上拉或下拉。

详细的上下拉电阻计算方法请参见上下拉电阻的选择一节。 返回 2.2.15. BUS HOLD器件，不论其输出端口处于何种状态，其输入端口的BUS HOLD特性一直有效。

对于双向器件，其两个方向端口在输出高阻态下输入Bus Hold特性一直有效

Bus Hold特性是对于器件输入端而言的，当器件OE使能信号无效，输出为高阻态时，Bus Hold特性依然存在。对于LVTH16245这样的双向器件，不论其OE和DIR信号为何状态，两个端口都有Bus Hold特性，这一点在应用中需要注意。

为了避免总线情况复杂化，我们一般不推荐使用Bus Hold器件。 返回 2.2.16. 上下拉电阻的选择

上拉或下拉电阻的选择必须具备以下条件： ? 可靠的为信号确定电平

? 不会显著的为系统增加过多额外的功耗 ? 能够提供器件所需要的上升下降时间要求 ? 阻值常用，价格便宜，供货充足

要可靠的为器件设置电平，要求网络上的漏电流流过电阻时，电阻上产生的压降不会太大。对于LVTTL信号，应保证器件输入高电平不低于2.4V，低电平不高于0.4V。也就是说，当选择上拉电阻时，电阻上的压降不能多于3.3V-2.4V=0.9V，选择下拉电阻时，电阻上的压降不能多于0.4V。

对于早先的TTL器件，其输入端的结构决定其IIH较小，而IIL较大，加之输入低电平时电阻上允许的压降也较小，决定了TTL器件下拉电阻选择小于上拉电阻的经验。对于现在我们常用的CMOS和BiCMOS器件，IIH和IIL的区别一般不大，而且电流往往都处于uA级，对于我们一般选择的1K到10K的电阻，压降不大，所以不需要过多考虑。

当一个电阻对多个输入管脚设置电平时，必须将IIH和IIL乘以输入管脚的个数。

以常用的LVT16244B为例，其控制输入管脚的静态电流不超过1uA，以允许400mV和900mV的压降计算，单一管脚的下拉电阻可以选择至400K，上拉电阻可以选择至900K。对于一个器件4个OE端同时下拉，可以选择100K的电阻，上拉可以选择200K的电阻。对于普通输入管脚，高电平的情况一样，低电平的电流达到了5uA。这样，每个管脚容许的最大下拉电阻为80K，上拉电阻180K。 本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传 第 38 / 74 页

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实际上，我们都选择10K的电阻就能够对1个或者多个器件的OE端实现非常可靠的上拉或下拉。对不用的输入管脚进行下拉处理时，少于8个管脚的处理都可以通过一个10K电阻实现。

当网络上挂有驱动器，需要采用上拉或下拉电阻的，除了负载的漏电流之外，还要考虑驱动器在高阻时的漏电流，例如LVT16244B器件，其管脚输出漏电流为5uA。

当预置电平时，必须将这个电流考虑在内。例如1个244驱动1个244的4个OE端，需要进行上拉，那么漏电流应以5uA+4uA=9uA计算，上拉电阻取值不得大于100K。

通常，我们采取10K的电阻，都留有足够大的裕量。 对于接口部分，还应当考虑当局部（不论输入输出）掉电时的情况，这时候漏电流由IOFF或者PU3S状态下的漏电流决定。16244的手册中以上参数达到了100uA。我们采用单板接口下拉设计，在总线三态且有器件未上电时，总线处于低电平，和断电部分没有电位差，应能够从很大程度上避免此问题。进一步的分析尚待试验确定。

对于MLVD206驱动器，其D、DE输入电流为0~10uA，RE输入电流为-10~0uA。即对于D和DE，电流只会流入管脚（内部弱下拉），采用下拉电阻将没有电流，下拉电阻可以取得很大，上拉电阻每个管脚不大于40K；对于RE，电流只会流出管脚（内部弱上拉），上拉电阻可以很大，下拉电阻每个管脚不应大于40K。多个器件共用上拉或下拉电阻，参照上面的计算进行计算。

在设计上拉或下拉电阻时，还需要考虑器件内部的上下拉特性，例如EPLD和FPGA内部都可能有上拉或下拉电阻，导致IIH和IIL比较大。这些内部上拉或下拉电阻可能会根据温度、电压等有很大变化，在选择上下拉电阻时必须保证当漏电流最大的情况下上拉或下拉的可靠。

总线保持器件在静态时IIH和IIL比较小，但是在翻转的过程中需要额外的电流，上下拉电阻必须能够提供这些额外的电流保证电平设置的正确。 从上面看来，电阻选择得小一些，可以确保状态预置的正确性，避免计算。但实际上，还需要考虑不显著增加驱动电流，增加电路的功耗。

在3.3V系统中，1个1K的上拉或下拉电阻，当网络被驱动时将消耗3.3mA左右的电流，消耗0.011W左右的功率。在复杂的系统中，100个这样的电阻将消耗1.1W的功率，还是相当可观的。我们在设计中倾向于选取稍微大一些的电阻，减少功率消耗。

当有多个可去除的负载存在时（背板接口上经常出现），这个问题尤其需要注意。例如某系统中有多块单板需要从背板读取一个ID，该ID在被背板上采用拨码开关接地，每块单板上都采用了上拉电阻，电阻的大小为1K欧姆。当10块单板共存时，拨码开关上的电流为33mA（3.3V电源），且随着板的拔插波动，造成拨码开关在长期工作中不可靠。对于一般的驱动器，多块并联造成33mA的电流也可能影响驱动器的可靠性，甚至导致系统工作不正常。

上下拉电阻还要考虑器件对上升下降沿斜率的要求。对于目前的高速器件，缓慢的上升沿会导致器件停留在不确定电平的时间增加，为系统带来不好的影响（参见“未用CMOS/BICMOS器件管脚不得悬空，需要通过电阻接电源或者接地”和“对缓慢变化的信号需要使用带施密特输入的器件进行驱动”的分析）。上下拉电阻连接在一个网络上，当网络上驱动器停止驱动时，开始对所有门输入端、驱动器输出端和走线上的电容进行充电。充电的特性可以用一个一阶RC电路模型来分析。（请参见刘春杰文档《普通逻辑器件输入端口偏置电阻的选取》。）要求RC电路的上升时间满足器件手册的要求，则可以根据上升下降时间的要求和已知的C，求得最大的阻值R。参考文档中给出了计算的方法，并给出了上拉对于LVT16244B器件1驱1的情况下小于1.32K，下拉小于860欧姆的计算值。

实际上，这个值的要求会更小，因为内层5 mil宽走线每英寸就可能带来5pF的电容，而网络上如本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传 第 39 / 74 页

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果挂有多个器件，会要求电阻值更低，导致驱动功率太大。当采用10K欧姆左右的电阻时，上升斜率不能满足器件手册要求，达到uS级，但是在测试中未见振荡等异常出现，uS级的上升下降时间对器件寿命及可靠性是否有影响，缺乏数据说明。

一般情况下，我们的上拉或下拉电阻可以统一选择10K（针对普通器件的OE端、悬空管脚等）；对于总线这样的可能浮空并且负载较重的情况，可以选择1K左右的上拉或下拉电阻；当需要预置的管脚较多或者器件内部有上拉或下拉，我们预置的电平和内部上下拉电阻相反时，可以选择1K电阻（对于挂有FPGA/EPLD的总线和控制信号）；对于总线保持器件，我们要求预置上下拉电阻不大于3K，推荐选择1K。

返回 2.2.17. ISP MACH 4000系列EPLD和Cyclone FPGA外围的下拉电阻

对于ISP MACH 4000型EPLD，我们推荐使能全局上拉以简化设计。

Cyclone型FPGA在未加载时，内部弱上拉使能。内部上拉强度随着温度的变化会有较大的变化，当温度低时上拉电流较大。在某主控单板上Cyclone输出其他单板的复位控制信号，采用了10K的电阻下拉，确保未下载逻辑时输出低电平（复位无效）。在低温试验中，复位该主控单板会导致全框受控单板复位，经分析确定为低温下内置上拉电流增大，导致10K电阻不能够将信号线拉低。

在某接口板中，低温下复位备用单板会导致主用单板工作异常，也定位为Cyclone输出的状态信号采用10K电阻下拉，在FPGA重新配置时内置上拉电阻导致主备状态信号输出高电平所致。

返回 2.2.18. 与背板相连的普通逻辑电平信号，如非特别要求，需要采用串接电阻

我们一般采用LVT器件驱动/缓冲背板输入和输出的数据。为了减小闩锁发生的可能性，在和背板相连端口串联电阻。从信号完整性和防止闩锁两个方面综合考虑，一般情况下推荐输出串联33.2欧姆电阻或者33欧姆排阻，输入串联100欧姆电阻或者排阻。33欧姆的串阻在点对点传输的情况下，可以提供良好的源端端接，得到良好的信号质量，在因配置错误导致总线发生冲突时，还可以限制器件上流过的电流，保护器件。100欧姆电阻在输入端会对上升沿的速度产生影响，如果信号对输入沿要求很高，可以通过仿真综合考虑。

对于总线型应用等场合或者信号完整性特殊要求的场合，对电阻的取值和串联与否可以灵活处理，以信号完整性优先。例如对于驱动很多负载的总线型应用，串联33欧姆电阻导致信号上升沿缓慢，系统时序裕量小，可以考虑串联5~10欧姆的电阻提高一次波的幅度和上升斜率；在3G系统基带射频接口中，为了保证主备配置下的信号完整性问题，将33欧姆串阻放在了背板上，在射频接口板中驱动器靠近连接器放置而未加串阻。

对于双向的信号，如果本身器件布局很近且版面空间不允许，可以考虑将串阻合成为1个电阻处理，如下图所示。

如果单板本身要接收自己发送到背板上的信号，接收信号必须在33欧姆串阻之前获得（上右图的本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传 第 40 / 74 页

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电路），不得在33欧姆串阻之后取（上左图的电路）。因为输出驱动器进行源端端接之后，输出后串阻后面得到的上升沿只会有正常幅值的一半左右，等到反射波从目的端传播回来，才会达到正常电平。即在33欧姆串阻后得到的是一个台阶波，台阶持续的时间大约为2倍的信号传输线延迟（参见《High Speed Digital Design – A Handbook of Black Magic》第六章“端接”）。

返回 2.2.19. 背板输入TTL/CMOS信号缓冲器须应用下拉电阻和串阻

从3G第二版开始，背板输入信号规定必须添加防止闩锁的串阻和防止信号线浮空的下拉电阻。串阻的大小为100欧姆，下拉电阻的大小为10K。

采用10K欧姆下拉电阻是因为对于单个的LVT输入管脚，10K电阻可以提供足够的电流保证输入低电平，而对于总线型的信号，即使10块单板同时连接时，并联形成1K的下拉电阻对于驱动端不会造成很大的负载。

采用下拉电阻而不是上拉电阻，是为了防止当本单板上电而其他单板未上电时，通过上拉电阻向其他单板提供电流，或者当信号线高电平而本单板未上电时，信号通过上拉电阻向本单板供电而造成指示灯微亮等异常现象。

最初的产品设计约定规定为信号先过串阻，然后通过电阻下拉，如下图左所示。在系统调试中，我们认为采用如下图右所示的电路连接更加具有优势。在一些较复杂拓扑中，易于通过下拉电阻的调整实现对信号线的端接，具有更大的灵活性，并且不会产生两个电阻对输入信号分压的情况。

上图左边连接方式在布局时，必须注意两个电阻都必须靠近驱动器输入端放置，在右边的连接方式中，串联电阻必须靠近驱动器输入端防止，而下拉电阻放置位置没有特殊的要求，可以靠近连接器或者驱动器放置，放置时需要注意不造成传输线明显的不连续点。

有一些情况是例外，不能采用下拉电阻：槽位号，插板到位指示，各种背板的ID号设置。因为背板无源，所以这些信号在背板上只能采用悬空和接地的方式进行设置，这样单板上只能采用上拉电阻，当背板信号线为悬空时，输入‘1’，当背板接地时，输入‘0’。

返回 2.2.20. 保留

2.3 时钟设计

2.3.1. 时钟芯片的电源处理

时钟芯片的电源处理直接关系到系统时钟的性能和EMI指标。 对于时钟驱动器而言，比较好的方法是直接通过过孔就近将电源和地连接到平面上去，充分利用平面电容和电源去耦提供良好的电源。但是这样做的同时，将时钟驱动器这一强脉冲电流源引入全板供电系统，进而可能导致整个单板的EMI指标恶化。

所以我们一般采取折中的方法，对于输出管脚较多的时钟芯片，其电源滤波采用一颗磁珠（推荐选本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传 第 41 / 74 页

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用120欧姆@100M，BLM31P121SGPT，根据系统EMC实际情况可以调整），磁珠后应接10uF钽电解电容，0.1uF陶瓷电容和1000pF陶瓷电容提供较宽频段内的低阻抗。

多电源管脚时钟驱动器件每对电源地管脚之间的电源去耦可以照常进行。建议在器件下方铺设一块铜皮作为电源，减低电源回路的电感。

返回 2.3.2. 单板50MHz以上时钟驱动器件未用管脚，通过75欧姆电阻接平面

单板时钟驱动器当输出悬空时，有可能会引起辐射的增强（目前少见实际案例）。添加75欧姆电阻到地可以减少输出管脚电流高频谐波分量。对悬空管脚处放置电流探头进行仿真的结果发现部分频率谐波会有所增强，部分频率（500MHz以上）谐波成分减少。对电源的冲击是否有改善尚待验证。

在《Perfect Timing Book》上，对未用管脚推荐采用一个5~10pF的对地电容端接，主要目标是减少驱动器内部Bank之间电流的差异，避免产生过多的时钟偏斜。现代驱动器中，这样的偏斜是很小的，对于我们的大多数应用，基本可以忽略不计。

添加75欧姆电阻会消耗较多的静态功耗，例如一个3807，输出占空比50的方波，10个电阻将消耗0.7W的功率，而如果错误的对基本上恒为高的PP2S对地处理，功耗将达到1.4W。从EMI测试的角度来看，实际上是对一段时间内的EMI进行测试，低频信号切换频率低，相应的辐射也会较小。该方法主要针对500MHz以上的分量，故低频时钟不需要考虑。

综上所述，我们建议在输出管脚添加电阻/电容到平面，选择电源还是地需要由时钟占空比确定。该电阻/电容正常情况下并不引入料单，只有当EMI问题出现时试验能够解决问题时才进入料单。该电阻的放置应该紧靠器件放置，并且就近通过过孔连接平面。如果引线长了有可能会使问题恶化。

本规范采用电容，是防止单板设计人员因为疏漏而采用了排阻，导致无法单独焊接电阻解决问题，同时功耗较小。实际根据EMI情况可进行调整。

返回 2.3.3. 驱动器未用管脚接平面电阻，推荐使用分立电阻

驱动器未用管脚的接平面电阻，因为涉及功耗和EMI等多种问题，实际应用中可能焊接也可能不焊接。我们期望能够添加尽量少的电阻，以减少电路工作时的功耗。为了能够灵活处理各种状况，建议使用分立电阻，不推荐使用排阻对未用管脚进行处理。

返回 2.3.4. 时钟信号网络的端接

时钟信号在系统中至关重要，时钟网络往往是EMI的主要源头，所以时钟信号的网络必须恰当的规划拓扑并进行恰当的端接，确保信号质量，减少EMI。

时钟信号最常用的拓扑和端接方式为点对点传输，源端端接。我们推荐采用这种方式。这种方式实现简单，端接恰当就可以在接收端得到一个非常好的波形。该拓扑如下图所示，其中电阻阻值推荐根据仿真和测试结果确定

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对于一个驱动器必须驱动多个负载的情况，当负载离得很近时，可以作为一个负载处理，如下图所示。使用这样的拓扑，必须进行仿真验证，确保接收端不会出现上升沿不单调等信号完整性问题。这个方案和下面的各种两个负载的方案相比，类似于点对点的传送，更加容易保证信号质量。

对点到点时钟还有采用如下图的T型源端端接方式。该端接方式会使得接收端的波形变缓，在对时钟边沿上升时间最小值有要求的场合（例如器件要求Tr>3nS），可以使用该电路延缓上升沿。

在时钟上升沿减缓的同时，发送端的负载可能变重，发送端瞬态电流增大。因为发送端增大的电流环路较小，而整个时钟传输路径环路较大，所以信号上升沿变缓从总体看来能够改善信号完整性问题和EMI问题。

该方案需要3个器件实现端接，比较麻烦，在初版中一般不需要采用。如果采用一个电阻的源端端接方式单板出现EMI超标，试验验证在超标的时钟网络上采用此方案能够解决EMI问题时，可采用此方案。该方法应通过仿真和试验确定电阻和电容的参数。

另外还有下面的一些一驱二端接方式。 当两负载完全相同，走线完全等延迟时，可以采用下面的端接方式。为了能够得到一个良好的一次波翻转源端电阻的选取一定要小。如果负载相同，且走线相同，分叉上的反射波会同时到达源端，并且重新向两个分叉上反射。在两个接收端上，都会有多次反射波出现。如果两个分叉上有轻微的差异，则可能会产生强烈的不衰减振荡。所以这个拓扑不推荐使用。

当两负载不同，走线等长时可以采取如下的拓扑。这个拓扑比较起上面的拓扑要好得多，当两个分叉不对称时仍旧可以工作，只是出现一些反射和振铃现象。在单片机模块电路中，我们采用了这种拓扑。一般我们也认为在不得不驱动两个距离较远负载的情况下，可以选择这种拓扑。这种拓扑当两个分叉对称性很差时，也可能出现一些反射造成的毛刺等，建议通过仿真选择器件参数。

两个负载可以不同，走线基本等长。三个电阻要求放在一起，离驱动端的距离控制在0.25nS之内，本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传 第 43 / 74 页

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可以采用下面的拓扑。直接连接在驱动器上的端接电阻相当于在上面一个拓扑中增大了驱动器的内阻，后面的两个电阻相当于上面图中的端接电阻减小。在这个拓扑中信号会反射产生多个台阶，要选择合适的电阻确保一次波翻转。该拓扑要必须进行仿真后才可以使用。

再考虑时钟线减少高次谐波的情况，在中间结点接一个电容，和前面的源端端接方案添加电阻很类似。该方案要求经过仿真后使用。

当需要驱动多个负载时，可以采用如下的菊花链拓扑。这个器件相当于一个终端端接方案。网络上每个点的分叉应该尽量减小，尽量均匀分布负载。必要时，各个负载上可以串联一个电阻，减少对整根传输线的影响。这样，多个相同负载均匀挂在传输线上相当于减少了传输线的阻抗，需要注意终端端接电阻的选取，正确的端接传输线。该方案必须经过仿真后才能使用。

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2.3.5. 当接口标准或器件对时钟网络等布线有要求时，依照接口标准或器件要求执行

对于DDR、QDR等网络，对时钟网络的布线有严格的要求。一般我们可以依照器件或者接口标准规划网络的拓扑方案，确保器件的时序裕量和信号质量。

一般推荐对于信号质量，都进行信号完整性仿真再次确认。 返回 2.3.6. 锁相环串联使用，须注意不会引发谐振

锁相环是一个闭合控制回路，它在跟踪信号相位时，对部分频率成分敏感，部分频率成分不敏感。其环路滤波器、VCO和鉴相器几个部分的传递函数都可能存在零极点。此时整个锁相环的传递函数中可能存在谐振点，即对某些频率分量的增益大于1，该频率分量上的相噪将被放大。

如果多个锁相环串联使用，如果存在共同的谐振点，将会导致输出的时钟信号该频率上相噪大，所以在锁相环串联使用时，须避免谐振的产生。

这里要注意的是，零延迟缓冲器、倍频器等一般都有锁相环构成，都要受本条规则约束。 关于这方面更详细的说明，请参考《Perfect Timing Book》。 返回

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2.3.7. 不推荐使用多通道输入时钟驱动器驱动不同时钟

采用多通道时钟驱动器驱动多路时钟，各路时钟之间会发生相互干扰。一方面是由于容性或者感性耦合，一方面是因为电源和地的扰动。

当一路时钟发生切换时，因为时钟缓冲器一般输出数量多，瞬态电流比较大，将会在地引脚或者电源引脚上产生压降（Vcc Sag或者Ground Bounce），造成芯片的参考电位波动。如果芯片在设计过程中接地不合理，那么一路时钟切换在电源引脚上产生的波动将可能导致其他时钟切换的不确定性，甚至导致毛刺。

为了避免此类情况的发生，我们一般不推荐采用多通道输入的时钟驱动器驱动不同时钟。

如果因为空间、成本等原因，必须采用多通道时钟驱动器，必须注意驱动器的接地信号处理，以及输出走线的布局，器件的接地管脚应该就近直接连接地平面，电源一般应该单独去耦并连接到电源，一定不能将所有管脚连接到一起之后通过同一个过孔接到地或者电源，这样很容易引起问题。不同的时钟信号应相互避让，避免时钟之间互相干扰。

返回 2.3.8. 板间传输的时钟信号，上单板后在时钟的输入端备用去回钩电容

时钟对边沿单调性有要求，在板间传输的信号，当网络拓扑复杂的时候，可能出现回钩。如果对板内时钟质量没有把握时，也可以加备用去回钩电容。该电容过滤了小的毛刺，但是也增加了传输线末端的容性负载，所以需要经过试验确定是否需要添加。

示例：

如果在样板测试时，发现进板的差分信号质量不好，可以使用去回钩电容。

例如PECL器件质量故障，如果在样板测试时发现PECL信号质量差，使用了该电容过滤回钩，问题可以化解。

必须注意的是，我们应该在系统设计中通过良好的拓扑设计、对批次不良器件进行筛选来确保信号质量良好，而不应依赖备用的电容解决设计和器件质量问题。这个电容的设置只是为了应对不时之需，不能代替拓扑设计和信号系统级完整性分析。

返回 2.3.9. 子卡与母板间传输的时钟，应保证子卡不在位时，时钟输入不悬空，时钟的输出有匹配

驱动在母板时，采用源端串阻匹配；驱动在子卡时，采用终端电阻匹配，或者在子卡上采用远端匹配，在母板上通过上拉或下拉电阻确保当子卡不插时接收端不会悬空。

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2.3.10. VCXO选型

请参考《ECO 63.8976M VCXO失效分析报告》。 返回 2.3.11. 保留

2.4 保护器件应用 2.4.1. TVS器件的应用

TVS器件即Transient Voltage Suppressor，是专门设计用来吸收信号线或者电源上出现的瞬态过压的器件。 选用TVS器件前，应对它的参数有所了解，这些参数主要有：

● 击穿电压VBR：指器件在发生击穿的区域内，在规定的试验电流条件下所测得的器件两端的电压值。

● 最大钳位电压VCMAX：在峰值脉冲电流下测得的最大电压值称为最大钳位电压。最大钳位电压与击穿电压之比称为钳位系数。一般箝位系数取值为1.33（在总的额定功率下）或1.20（在50%的额定功率下）。

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● 最大反向工作电压VRWM：该电压是指器件反向工作时，在规定的漏电流下，器件两端的电压值。通常取： VRWM=(0.8～0.9)VBR，在这个电压下，器件的功率消耗很小。 在瞬变和浪涌防护电路中使用TVS时，一般应该遵循以下选择原则：

1． 最大嵌位电压VCMAX应不大于电路的最大允许安全电压。 2． 最大反向工作电压VRWM应不低于电路的最大工作电压，一般可选VRWM等于或略高于电路的工作电

压。

3． 额定的最大脉冲功率必须大于电路中出现的最大瞬态浪涌功率。 4． 对于高速链路，需要考虑结电容的要求； 5． 注意单向和双向TVS管的选择；

6． TVS器件的选型时要考虑器件的响应时间满足要求。 返回

2.4.2. 保护器件应与被保护器件接在相同的地平面，如采用变压器隔离，为保证隔离特性，隔离变压

器初次级两侧的器件要分别接对应的参考地

我们常用的保护器件内部一般为TVS管或者钳位二极管阵列。当电压高于击穿电压时或者正向导通电压时，器件就会击穿或者导通。如果保护器件和被保护器件接在不同的地平面上，就形成了一个潜通路（参见参考文档《潜在通路分析技术及其在通信系统故障调查中的应用》，刘春杰，景焕强）。当两个参考点之间的电位差异比较大时，保护器件导通，导致被保护器件过应力损坏。

例如某单板的E1保护采用如下图的电路。注意变压器器件侧的DA108S错误的接在保护地上。当GNDP和GNDD之间存在较大的电位差时，DS108S直接将GNDP上面的过压泻放到信号线上，导致被保护器件损坏。在这里，DS108S不应连接在GNDP上，而应该和被保护的器件一起连接在GNDD上。

该案例的详细介绍，请参见参考文献《CDMA事业部2004年度可靠性经验案例集》。

对于机框内部的连接，即使采用变压器隔离，因为整个机框都采用数字地作为参考，所以隔离变压器初次级两侧都应该向数字地进行保护（如果需要保护的话）。对于出框的连接，隔离变压器器件侧以数字地作为参考地进行保护，线路侧以保护地作为进行保护。

返回 2.4.3. PTC与TVS配合使用时，PTC要能及时动作，对TVS进行过流保护，同时，PTC本身也要

能够满足工作电压的要求

PTC的意思为正温度系数热敏电阻器，主要厂商为Polychem等厂商。当温度较低时，PTC呈现很小的电阻，随着温度的升高，电阻变大。

当PTC与TVS配合使用进行保护时，过压出现时TVS导通钳制电压，电流较大，PTC温度上升，本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传 第 47 / 74 页

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电阻变大，限制了电流的增大，避免TVS损坏。如果PTC动作过缓，会导致TVS在PTC动作之前过应力损坏。而PTC在动作之后，呈现很大的电阻，将承受过压的大部分电压，所以必须考虑PTC能否承受这么高的电压。

公司广泛参考的E1/T1防雷保护电路中（参见范大祥《E1/T1接口雷击浪涌保护电路》），通过静电试验验证，采用了RUSB120/RUSB185型PTC配合TPN3021型TVS管进行第一级保护。RUSB120/RUSB185是为USB保护设计的PTC，耐压为6V，设计未考虑电源搭接等异常情况。

在3G某单板设计中，出于可加工性考虑，通过静电试验验证，采用了贴片型miniSMD075型PTC作为E1/T1防护器件，并沿用到其它单板上。在设计中并未考虑电源搭接等异常情况。在某试验局发货环境调试中，因为结构件问题，出现电源接错，静电防护电路直接承受-48V直流过压。在PTC动作之前TVS即已经失效。对于失效模式呈短路态的电路，miniSMD075型PTC在承受过压一段时间后烧毁（关于此故障的详细分析请参见刘春杰、周恒箴《挪威局调试SIM0、RDTB上器件失效分析报告》，硬件讨论园地可靠性专栏）。

这个案例说明，我们目前的E1/T1模块电路不能防止电源搭接（包括-48V搭接和）等异常情况，如果需要避免这种情况的发生，需要重新考虑选取PTC。如果不需要考虑此种异常（认为在工程现场可以排除此类异常出现的可能），则可以从成本考虑，经过试验选取PTC器件。 返回 2.4.4. 保留

2.5 可编程逻辑器件

2.5.1. 逻辑资源的利用率

逻辑资源的利用率应该保存在50%~80%之间。资源包括内置的RAM、乘法器或者DSP资源、逻辑资源（包括组合逻辑和寄存器、布线资源）、IO资源等。对于能够精确估计使用情况的资源，如乘法器或DSP单元，占用率允许到达100%。对于低于50%则推荐采用低容量器件降低成本，高于80%则推荐采用更大的器件，避免出现修正错误、功能升级后无法完成布线或者不能保证性能的情况出现。

一般说来，在新板设计中，为了保证未来维护升级的方便，应保证资源有一定裕量；在改版设计中，如果逻辑已经稳定，资源相对固定，允许资源占用率更高一些。

如果因为逻辑功能简单，已经选择选型范围内容量最小的FPGA，或者考虑芯片通用性好，公司使用量较大，导致该型号逻辑器件价格低廉时，允许在资源利用率较低的情况下选择该器件。

对于资源板

在逻辑选型时，推荐在管脚兼容的系列器件中，有容量较小（如果选型器件为最小）和容量更大的器件可以替换。这样在量产阶段，可能通过替换器件减少成本，或者在调试阶段，如果选型时估计不足，可以通过焊接更大容量的逻辑进行弥补。

当需要通过两片逻辑完成某一功能，存在容量为2倍，管脚资源充足的逻辑器件时，推荐选择一片容量为2倍的逻辑器件完成。例如计划使用2片4128完成功能，则推荐优选一片4256，这样可以节省逻辑之间的交互，减少出错概率和资源浪费，而且有通过将逻辑优化而选用一片逻辑降低成本的机会。长远看来，因为器件降价而降低成本的概率也会高一些。

返回 2.5.2. 可编程逻辑器件的输入时钟至少有一个本地时钟

FPGA的输入必须要有一个本地时钟，保证在热插拔、系统故障的时候，逻辑还有时钟可以工作。当单板或者时钟板进行拔插时，外部输入的时钟可能消失或者出现毛刺。这时候逻辑可能出现跑飞、跑死等异常。必须采用一个不间断的时钟，对外部时钟和逻辑的运行情况进行检测，确保时钟异常或者逻本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传 第 48 / 74 页

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辑跑飞的时候能够恢复，不产生破坏性的影响（通过外部时钟通过倍频器、零延迟缓冲器、锁相环路产生的时钟不算本地时钟）。

某单板出现过掉版本的故障，在系统断电、系统某些单板插拔的过程中，单板的软件版本会被错误的擦除。经过定位，确认是当系统在断电等特殊状况时，会出现时钟异常，但是单板供电仍然持续的情况。这时候逻辑会异常运行，导致出现擦写版本的错误操作。

返回 2.5.3. 对于可编程逻辑器件的悬空管脚（包括测试管脚、设计裁减导致的悬空输入等），必须确认其在

正常工作中不能悬空

在设计中，可编程逻辑器件IO有剩余的情况很容易出现，对大量的多余IO进行上拉或下拉处理会占用版面空间并增加成本。单板设计中留出的测试管脚，在实际应用中也会处于悬空状态。当管脚悬空时，编译器会将管脚处理成恒‘0’、恒‘1’、高阻等状况。

还有一种情况会造成管脚悬空：我们的3G设计中有很多1块PCB对应多种料单，实现不同功能的情况。这样就可能产生为某一种实现定义为输入的逻辑管脚，在另外一种情况下悬空。例如射频接口单板，在不配拉远光口时，逻辑的光口数据输入管脚就会全部悬空。

对于逻辑的IO管脚，一般有一个可以输出三态的输出缓冲器和一个输入缓冲器构成。当定义为高阻态时，输入缓冲器仍然连接在管脚上。所以以上各种情况，必须确保这些管脚在实际应用中不会产生浮空的高阻态，避免输入缓冲器悬空。

对于不用的IO管脚和测试管脚，可以定义为输出管脚驱动至确定电平。对于可能因为设计裁减导致悬空的信号，应采用添加外部上拉或下拉电阻或者使能器件内部IO管脚上下拉的方法，避免输入管脚悬空。

有一些可编程逻辑器件具有每个管脚单独可编程的下拉设置，例如Altera公司的Cyclone系列每个管脚的可以编程为上拉或者悬空；有一些逻辑器件具有全局可编程的设置，例如Lattice公司的ISP MACH 4000系列可以编程为上拉、下拉、悬空或者总线保持（不推荐使用总线保持功能），但是所有的管脚上下拉设置是一样的。

在使用内部上拉或下拉时，需要注意内部上下拉的一些限制，例如Cyclone只有内部上拉，即输入管脚悬空时状态为‘1’，设计中是否确定输入‘1’系统正常工作？如果外部有下拉电阻，能否确保在全温度范围确保稳定的低电平输入？ISP MACH 4000系列只有全局可编程的上拉或下拉，一旦编程则所有的管脚都具有相同的上拉或下拉。例如编程为上拉，那么对于一些采用外接下拉电阻的管脚（例如3G总线统一规定使用下拉电阻），内置上拉电阻和外接下拉电阻将形成分压，能否确保在各种情况下都能确保悬空时的确定电平？

返回 2.5.4. Lattice ISP Mach4000系列器件，建议使能内部上拉，外部上拉采用10K，下拉采用1K设计

我们的系统中大量应用Lattice ISP Mach4000系列EPLD。

如上一节所属，Lattice ISP Mach4000系列器件只有全局可编程的上下拉熔丝。我们推荐使用全局上拉设置。采用全局上拉设置的原因有：

? 全局上拉使能，可以避免对悬空管脚的处理。

? ISP Lever软件中缺省设置中一般内部上拉为使能状态，推荐使用全局内部上拉设置可以避免

旧设计中未设置该项目而带来的兼容性问题。

? 使用内部上拉，接口特性类似TTL特性，不连接为高电平，低电平时需要给管脚提供更大的本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传 第 49 / 74 页

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电流，符合很多工程师上拉电阻选取比较大，下拉电阻选取比较小的习惯。 ? 对于很多器件，从TTL时代继承的习惯，采用了内部上拉设置。例如Altera Cyclone型FPGA，

未配置时为IO高阻态，内部上拉；Xilinx Spartan III型FPGA，可以通过一个管脚设置未配置时IO为高阻态或者高阻态内部上拉。在这些器件和EPLD相连时，EPLD统一采用上拉设置能够保证当未配置时网络为确定电平。 Lattice ISP Mach4000器件的IO特性如下：

对于需要外部上拉的场合，上拉电阻采用10K，需要外部下拉的场合，下拉采用1K设计。可以保证高电平接近VCC，低电平约为0.2V。对于负载情况更加复杂的情况，可以参考上下拉电阻的选择部分。

返回 2.5.5. FPGA的Done指示管脚（包括Conf_Done和Init_Done）需要被监控

通过监控FPGA的Done管脚，可以知道FPGA下载是否正常完成。Conf_Done跳高表示逻辑已经配置完成，而Init_Done跳高表示逻辑内部配置完成，进入用户模式，可以开始工作。应该监控这两个信号，如果配置完成之后这两个信号没有跳变到高电平，说明配置失败，需要重新进行配置。

在一些FPGA中，Init_Done信号可能还可以用作IO信号，该管脚不推荐作为用户IO处理。详细的设置请参见器件手册以及开发软件使用手册。（对信号说明的一个例子可以参考Cyclone FPGA手册Section VI Configuration。）

返回 2.5.6. 不要用特殊管脚当做普通的IO使用 在EPLD和FPGA中，有些管脚，是作为特殊管脚使用的，但是，也可以作为普通I/O。在一般情况下，可以当IO用的特殊管脚尽量不要用作IO。这些管脚需要按照器件手册仔细对待。下面给出一些例子。

ALTERA的EPLD, MAX7000为例. 其JTAG管脚,如果不做JTAG接口,可以作为普通I/0,但是建议都要保留，作为下载。

XILINX的FPGA,以SPARTAN-II为例.

? GCLK0～3 ，这些管脚是连接到全局时钟缓冲器上，如果不用时钟，可以作为普通的输

入。一般都有全局时钟。

? INIT_N， 在配置结束后，可以作为普通I/O。建议保留。

? DIN，D1~D7，在配置结束后，可以作为普通I/O。建议保留。

? WRITE_N，CS_N，如果“从并”不需要保留时，在配置结束后，可以作为普通I.／O。建

议保留。

? Vref ,如果不需要外部阈值电压时，可以作为用户的I/O。这个对于一般用于LVTTL电平

的系统，不需要外部阈值电压。可以作为普通I/O。

? IRDY，TRDY，如果XILINX的PCI 核不用，可以作为用户I/O。 返回

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