第三章 存储系统

一、选择

1、 设机器字长为32位，一个容量为16MB的存储器，CPU按半字寻址，其

可寻址的单元数是

2、 若某存储器存储周期为250ns，每次读出16位，则该存储器的数据传输

率是

3、 设机器字长为64位，存储容量为128MB，若按字编址，它可寻址的单元

个数是

4、 在Cache和主存构成的两级存储体系中，主存与Cache同时访问，Cache

的存取时间是100ns，主存的存取时间是1000ns，如果希望有效（平均）

存取时间不超过Cache存取时间的115%，则Cache的命中率至少应为 5、 某一SRAM芯片，其容量为1024×8位，除电源和接地端外，该芯片的引

脚的最小数目为

6、 某一DRAM芯片，采用地址复用技术，其容量为1024×8位，除电源和接

地端外，该芯片的引脚的最少数目为

7、 某存储器容量为32K×16位，则（ ）

8、 A.地址线为16根，数据线为32根

B. 地址线为32根，数据线为16根

C.址线线为15根，数据线为16根

D. 地址线为15根，数据线为32根

9、若RAM中每个存储单元为16位，则下面所述正确的是（ ）

A.地址线也是16根 B.地址线与16无关

C.地址线与16有关 D.地址线不得少于16根

10、下面有关DRAM和SRAM存储芯片的叙述，通常情况下，错误的是（ ）

A.DRAM芯片的集成度比SRAM高

B.DRAM芯片的成本比SRAM高

C.DRAM芯片的速度比SRAM快

D.DRAM芯片工作时需要刷新，SRAM芯片工作时不需要刷新

11、某SARM芯片，其存储容量为512×8位，包括电源端和接电线，该芯片

引出线的数目应为

12、在存储器芯片中，地址译码采用双译码方式是为了

13、在1K×1位的存储芯片中，采用双译码方式，译码器的输出信号有 条。

14、若存储周期为250ns，每次读出16位，则该存储器的数据传输率为 15、若数据在存储器中采用以低字节地址为字地址的存放方式，则十六进制 数12345678H的存储自己顺序按地址由小到大依次是 16、某计算机字长为32位，存储器容量为16MB，CPU按半字寻址，其可寻

址的单元数是

17、某计算机字长为32位，存储器容量为4MB，CPU按字寻址，其寻址范围

是0到

18、某计算机字长为16位，存储器容量为256KB，CPU按字节寻址，其寻址

范围是

19、某计算机字长为16位，存储器容量为256KB，CPU按字寻址，其寻址范

围是

20、某计算机字长为16位，存储器容量为64KB，CPU按字寻址，其可寻址得

单元数是

存储系统

1

21、某计算机字长为32位，存储器容量为256KB，CPU按字寻址，其可寻址

的单元数是

22、4个16K×8位的存储芯片，可设计为 容量的存储器。

23、16片2K×4位的存储器可以设计为 存储容量的16位存储器。 24、设CPU的地址总线有24根，数据总线有32根，用512K×8位的RAM芯

片构成该机的主存储器，则该机主存最多需要 片这样的存储芯片。

25、某计算机主存容量为64KB，其中ROM区为4KB，其余为RAM区，按字节编址，现要用2K×8位的ROM芯片和4K×4位的RAM芯片来设计该存储器，则需要上述规则的ROM芯片数和RAM芯片数分别是 26、某计算机存储器按字节编址，主存地址空间大小为64KB，现用4M×8位的RAM芯片组成32MB的主存储器，则存储器地址寄存器MAR的尾数至少是

27、用存储容量为16K×1位的存储器芯片来组成一个64K×8位的存储器，则在字方向上和位方向上分别扩展了 倍。

28、一个存储器，其地址为14位，每个存储单元长度为8位，若用1K×4位的SRAM芯片来组成该存储器，则需要 片芯片，选择芯片需要 位地址。

29、地址线为A15~A0（低），若用16K×1存储芯片构成64KB存储器则应由地址码 译码产生片选信号。

30、80386DX是32位系统，当在该系统中用8KB的存储芯片构造32KB的存储体时，应完成存储器的 设计。

31、设CPU地址线有24根，数据线有32根，用512K×8位的RAM芯片构成该机的主存储器，则该机主存最多需要 片这样的存储芯片。 32、地址总线为A0（高位）~A15（低位），用4K×4位的存储芯片组成16KB存储器，则产生片选信号的译码器的输入地址应该是

33、若内存地址区间为4000H~43FFH，每个存储单元可存储16位二进制数，

该内存区域用4片存储芯片构成，则构成该内存所用的存储器芯片的容量是

34、内存按字节编址，地址从90000H到CFFFFH，若用存储容量为16K×8位

芯片构成该内存，至少需要的芯片数是

35、若片选地址为111时，选定某一32K×16的存储芯片工作，则该芯片在

存储器中的首地址和末地址分别为

36、如图所示，若低位地址（A0~A11）接在内存芯片地址引脚上，高位地址

（A12~A19）进行片选移码（其中，A14和A16没有参加译码），且片选信号低电平有效，则对下图所示的译码电路，不属于此译码空间的地址是（ ）

A.AB00H~ABFFFH B.BB000H~BBFFFH C.EF000H~EFFFFH D.FE00H~FEFFFH 37、某机器采用四体低位交叉存储器，现分别执行下述操作：①读取6个连

续的地址单元中存放的存储字，重复80次；②读取8个连续地址单元中存放的存储字，重复60次。则①、②所花费的时间之比为

2

假定内存容量为4个页面，开始时是空的，则页面失效率是 40、某32位计算机的Cache容量为16KB，Cache行的大小为16B，若主存与

Cache地址映像采用直接映像方式，则主存地址为0x1234E8F8的单元装

入Cache的地址是

41、某存储系统中，主存容量是Cache的4096倍，Cache被分为64个块，当 主存地址和Cache地址采用直接映像方式，地址映射表的大小应为

（假设不考虑一致维护和替换算法位）

42、有效容量为128KB的Cache，每块16字节，采用8路组相联，字节地址

为1234567H的单元调入该Cache，则其Tag应为

43、有一主存—Cache层次的存储器，其主存容量为1MB，Cache容量为16KB， 每字块有8个字，每字32位，采用直接地址映射方式，若主存地址为35301H， 且CPU访问Cache命中，则在Cache的第 （十进制表示）字块中（Cache

起始字块为第0块）。

44、若由高速缓存、主存、硬盘构成的三级存储体系，则CPU访问该存储系

统时发送的地址为

45、为使虚拟存储系统有效地发挥其预期的作用，所运行的程序应具有良好

的

46、在虚拟存储器中，当程序正在执行时，由 完成地址映射。

47、采用虚拟存储系统的主要目的是

48、一个四体并行低位交叉存储器，每个模块的容量是64K×32位，存取周

期为200ns，在以下说法中， 是正确的。

A. 在200ns内，存储器能向CPU提供256位二进制信息

B. 在200ns内，存储器能向CPU提供128位二进制信息

C. 在50ns内，每个模块能向CPU提供32位二进制信息

D.都不对

49、采用四体并行低位交叉存储器，每个模块的容量满足32K×16位，存取

周期为400ns，在以下说法中， 是正确的。

A. 在0.1μs内，存储器能向CPU提供26位二进制信息

B. 在0.1μs内，存储器能向CPU提供16位二进制信息

C. 在0.4μs内，存储器能向CPU提供26位二进制信息

D.都不对

50、如果一个高速缓存系统中，主存容量为12MB，Cache的容量为400KB，

则该存储系统的总容量为 。

A.12MB+400KB B.12MB C.400KB D.12MB-400KB

51、组相联映像和全相联映像通常适合于 。

52、某32位计算机的Cache容量为16KB，若主存与Cache地址映射采用直接

映射方式，则主存地址0x1234E8F8的单元装入Cache的地址是 53、设有一个主存—Cache层次的存储器，其主存容量为1MB，Cache容量为 16KB，每字块有8个字，每字32位，采用直接映射方式。若主存地址为 35301H，且CPU访问Cache命中，设Cache起始字块编号为0，则该主存

块在Cache的第 个字块中。 38、在高速缓存系统中，主存容量为12MB，Cache容量为400KB，则该存储

系统的容量为

39、某虚拟存储器系统采用页式内存管理，试用LRU页面替换算法，考虑下

面的页面访问地址流（每次访问在一个时间单位中完成）：

1 8 1 7 8 2 7 2 1 8 3 8 2 1 3 1 7 1 3 7

3

54、设有一个主存—Cache层次的存储器，假设Cache和主存不能同时访问。Cache的存取周期为10ns，主存的存取周期为50ns。在CPU执行一段程序时，Cache完成存取的次数4800次，主存完成的存取次数为200次，该Cache—主存系统的效率是 。

55、设有一个主存—Cache层次的存储器，假设Cache的存取周期为100ns，主存的存取时间为1000ns，如果希望有效平均存取时间不超过Cache存取时间的15%，则Cache的命中率至少是 。

56、若由高速缓存、主存、硬盘构成三级存储体系，则CPU访问该存储系统时发送的地址为 。

57、假设某计算机按字编址，Cache有4个行，Cache和主存之间交换的块大小为1个字。若Cache的内容初始为空，采用2路组相联映射方式和LRU替换算法，当访问的主存地址一次为0、4、8、2、0、6、8、6、4、8时，命中Cache的此时是 。（2012真题）

4

二、综合应用题

1、有一个16K×16位的存储器，由1K×4位的动态SRAM芯片构成（芯片内是64×64结构），问： 1）总共需要多少RAM？

2）采用异步刷新方式，如果单元刷新间隔不超过2ms，则刷新信号周期是多少？

3）若采用集中刷新方式，存储器刷新一遍最少用多少个读/写周期？

2、某16K×1位的DRAM存储芯片的读/写周期Tm=0.1μs，如果芯片的最大刷新间隔不允许 超过2ms（1ms=103μs），否则可能丢失信息。问： 1）刷新周期是多少？将DRAM存储芯片刷新一遍需要多少个刷新周期？ 2）若采用分散刷新方式，则刷新信号周期是多少？

3）若采用集中刷新方式，则将DRAM芯片刷新一遍需要多少时间？不能提供读写服务的百分比是多少？

3、假设存储芯片容量为mK×n位，回答以下问题：

1）采用位扩展，组成mK×N位的存储器，需要多少存储芯片？简述连线规则。

2）采用字扩展，组成MK×n位的存储器，需要多少存储芯片？简述连线规则。

3）采用字、位扩展，组成MK×N位的存储器，需要多少存储芯片？简述连线规则。

5

4、设CPU的地址总线16根（A15~A0，A0为低位），双向数据总线8根（D7~D0），

控制总线中与主存有关的信号有MREQ（访存控制信号，低电平有效），

WE（高电平为读命令，低电平为写命令）。主存地址空间分配如下（均

按字节编址）：

0000H~3FFFH为系统程序区，由只读存储芯片组成；

4000H~4FFFH为系统程序工作区，由SRAM组成；

6000H~9FFFH为用户程序区，也由SRAM组成。

现有如下存储芯片若干：

EPROM，8K×8位（控制端仅有CS）

SRAM,16K×1位，2K×8位，4K×8位，8K×8位

请从上述芯片值选择适当芯片设计该计算机主存储器。另外可选用门

电路和3/8译码器。

6

5、设CPU有16根地址线，8根数据线，并用MREQ作为访存控制信号，用WE作为读/写控制信号（高电平为读，低电平为写）。现有以下存储芯片：1K×4位RAM、4K×8位RAM、8K×8位RAM、2K×8位ROM、4K×8位ROM、8K×8位ROM及3/8译码器和各种门电路。要求设计2KB的系统程序区，地址范围为6000H~67FFH，2KB的用户程序区，地

址范围6800H~6BFFH，给出CPU与存储器的连接图。 7

6、主存储器的地址寄存器和数据寄存器个子的作用是什么？设有一个1MB容量的存储器，字长为32位，问：

1）按字节编址，地址寄存器和数据寄存器各几位？编址范围为多大？ 2）按字编址，地址寄存器和数据寄存器各几位？编址范围为多大？

7、如表所示的个存储器方案中，哪些是合理的？哪些不合理？对那些不合理的可以怎样修改？ 存储器 ① ② ③ ④ ⑤ ⑥ MRA的位数（存储器地址寄存器） 存储器 单元数 每个存储单元的位数（存储器数据寄存器） 10 10 8 12 8 1024 1024 1024 1024 1024 8 10 8 12 8 16 1024 8

8、用64K×1位的DRAM芯片组成512K×16位的半导体读写寄存器，则其数据寄存器为多少位？字选地址线宽至少应为多少位？共需要芯片多少片？

9、某主机存储器有16位地址，每个存储单元有占8位。回答以下问题： 1）如果用1K×4位的RAM芯片构成该存储器，需要多少片芯片？ 2）该存储器能存放多少字节的信息？ 3）片选逻辑需要多少位地址？

8

12、某机器字长为8位，试用以下所给芯片设计一个容量为10KB的存储器， 其中RAM为高8KB，ROM为低2KB，最低地址为0.选用的RAM芯片类型

为4K×8位，ROM芯片类型为2K×4位。回答一下问题：

1）RAM和ROM的地址范围分别是多少？

2）每种芯片各需多少片？

3）存储器的地址线、数据线各为多少根？

4）画出存储器的结构图及与CPU连接的示意图。

10、用64K位的DRAM芯片构成256×8位的存储器，假定芯片内部只有一个位平面。回答以下问题： 1）计算所需芯片数；

2）采用异步刷新方式，如果每单元刷新间隔不超过2ms，则刷新信号周期是多少？

3）如采用集中刷新方式，存储器刷新一遍最少用多少读/写周期？

11、用若干个容量为L×K的DRAM芯片，构成容量为M×N的存储器。回答以下问题：

1）需要多少块存储芯片？

2）存储器共有多少个片选信号。如何来实现？需要几位译码器 3）若采用自动刷新模式，刷新计数器的最大值是多少？

9

13、设有32片256K×1位的SRAM芯片。回答以下问题： 1）采用位扩展方法可以构成多大容量的存储器？

2）如果采用32位的字编址方式，该存储器需要多少地址线？

3）画出该存储器与CPU连接的结构图，设CPU的接口信号有地址信号、数据信号和控制信号MREQ、WE。

14、设有若干片256K×8位的SRAM芯片，回答以下问题：

1）采用字扩展方法构成2048KB的存储器需要多少片SRAM芯片？ 2）该存储器需要多少地址线？

3）画出该存储器与CPU连接的结构图，设CPU的接口信号有地址信号、数据信号和控制信号MREQ、WE。

10

15、设CPU共有16根地址线、8根数据线，并用MREQ作为访存控制信号（低电平有效），用WE作读写控制信号（高电平为读，低电平为写）。现有若干2K×8位的ROM、4K×8位的RAM，8K×8位的RAM、74138译码器和各种门电路（门电路自定）。回答以下问题： 1）存储芯片地址空间分配为：最大4K地址空间为系统程序区，相邻的地址空间为系统程序工作区，最小16K地址空间为用户程序区；给出主存地址空间分配情况； 2）指出选用的存储芯片类型及数量； 3）画出详细的存储器结构及与CPU连接图。

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16、设CPU共有16根地址线、8根数据线，并用MREQ作为访存控制信号（低电平有效），用WE作读写控制信号（高电平为读，低电平为写）。现有若干8K×8位的ROM、8K×8位的RAM，4K×8位的RAM、3/8译码器和各种门电路。画出CPU与存储器的连接图，要求主存的地址空间满足下述条件：最小8K地址为系统程序区、与其相邻的16K地址为用户程序区，最大4K地址空间为系统程序工作区。详细画出存储芯片的片选逻辑并指出存储芯片的种类及片数。

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17、用8K×4位的芯片组成16K×8位的存储器，RD、WR分别为系统提供的读写信号线，请画出该存储器逻辑图，并标明每块芯片的地址范围。

18、某机主存空间为64KB，I/O空间与主存单元统一编址，I/O空间占用1KB， 范围为FC00H~FFFFH。可选用8K×8位和1K×8位两种SRAM芯片构成主 存储器。RD和WR分别为系统提供的读写信号线。画出该存储器逻辑图，

并标明每块芯片的地址范围。

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19、用16K×1位的动态RAM芯片构成62K×8位的存储器，要求： 1）画出该存储器的组成逻辑框图；

2）设存储器的读写周期均为0.5μs，CPU在1μs内至少要访问内存一次。试问采用哪种刷新方式比较合理？两次刷新的最大时间间隔是多少？对全部存储单元刷新一遍所需的实际刷新时间是多少？

20、用16K×8位的DRAM芯片构成64K×32位的存储器，要求： 1）画出该存储器的组成逻辑框图；

2）设存储器读写周期为0.5μs，CPU在1μs内至少要访问内存一次。试问采用哪种刷新方式比较合理？两次刷新的最大时间间隔是多少？对全部存储单元刷新一遍所需的实际刷新时间是多少？

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21、某个两级存储系统的平均访问时间为12ns，该存储系统中顶层存储器的命中率为90%，访问时间是5ns，问：该存储器系统中底层存储器的访问时间是多少？（假设采用同时访问两层存储器的方式）？

22、CPU执行一段程序时，Cache完成存取的次数为1900次，主存完成存取的次数为100次，已知Cache存取周期为50ns，主存存取周期为250ns。设主存与Cache同时访问，试问：

1）Cache/主存系统的效率。 2）平均访问时间。

23、在显示配置器中，用于存放显示信息的存储器称为刷新存储器，它的重要性能指标是带宽。具体工作中，显示适配器的多个功能部分要争用刷新存储器的带宽。设总带宽50%用于刷新屏幕，保留50%带宽用于其他刷新功能，且采用分辨率为1024×768像素，颜色深度为3B，刷新频率为72Hz的工作方式。

1）计算刷新存储器的总带宽；

2）为达到这样高的刷新存储器带宽，应采取何种技术措施？

24、一个1K×4为的动态RAM芯片，若其内部结构排列成64×64形式，且存取周期为0.1μs。

1）若采用分散刷新和集中刷新（即异步刷新）相结合的方式，刷新信号周期应取多少？

2）若采用集中刷新，则对该存储芯片刷新一遍需多少时间？死时间率是多少？

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25，用一个512KB×8位的Flash存储芯片组成一个4M×32位的半导体只读存储器，存储器按字编址，试回答以下问题： 1） 该存储器的数据线和地址线数分别是多少？ 2） 共需要几片这样的存储芯片？ 3） 说明每根地址线的作用

26、一个四体并行交叉存储器，每块容量是64K×32位，存取周期为200ns，

问：

1）在一个存取周期中，存储器能向CPU提供多少位二进制信息？

2）若存取周期为400ns，则在0.1μs内每个存储体可向CPU提供32位二进制

信息，这说法正确否？为什么？

27、某个Cache的容量大小为64KB，行长为128M，且是四路组相联Cache，

主存使用32位地址，按字节编址。则：

1）该Cache共有多少行？

2）该Cache的标记阵列中需要有多少标记项？每个标记项中标记位长度是多

少？

3）该Cache采用LRU替换算法，若该Cache为写直达式Cache时，标记阵列 中总共需要多大的存储容量？写回式又该如何？（提示：四路组相联Cache

使用LRU算法的替换算法控制位为2位）

16

28、某一个计算机系统采用虚拟页式存储管理方式，当前在处理机上执行的某一个进程的页表如下图，所有的数字均为十进制，每一项的起始编号是0，并且所有的地址均按字节编址，每页大小为1024字节。 逻辑页号 存在位 引用位 修改位 叶框号 1） 将下列逻辑地址转换为物理地址，写出计算过程，对不能计算的说明为什

么？

2） 假设程序要访问第二页，页面置换算法为改进的Clock算法，请问该淘汰

哪页？页表如何修改？上述地址的转化结果是否改变？变成多少？

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29、一个两级存储器系统有8个磁盘上的虚拟页面需要映像到主存中的4个页中。某程序生成以下访存页面序列：1，0，2，2，1，7，6，7，0，1，2，0，3，0，4，5，1，5，2，4，5，6，7，6，7，2，4，2，7，3。采用 LRU替换策略，设初始时主存为空。

1）画出每个页号访问请求之后存放在主存中的位置； 2）计算主存的命中率。

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30、设存储器容量为32字，字长64位，模块数m=4，分别用顺序方式和交

叉方式组织。存储周期T=200ns，数据总线宽度为64位，总线传送周期 =50ns。求顺序存储器和交叉存储器的带宽各是多少？

31、设有8个模块组成的八体存储结构，每个模块的存取周期为400ns，存储字长为32位。数据总线宽度为32位，总线传输周期为50ns，求顺序存储（高位交叉）和交叉存储（低位交叉）的存储带宽。

32、若低位交叉的8体并行主存按字节编址，每个模块的读写宽度为两个字节，请图示8体交叉并行主存的编址情况，若每个模块的读写周期均为250ns，求8体交叉并行主存的带宽。若读操作所涉及的8个单元地址为下列两种情况，试分别计算这两种情况时8体交叉并行主存的实际带宽。 1）8880H，8881H，8882H，8883H，8884H，8885H，8886H，8887H 2）8880H，8884H，8888H，888CH，8890H，8894H，8898H，889CH 33、有一个整数型数组a[16]，存储在4体交叉的存储器中的存储位置如图所示，CPU每隔1/4存储周期启动一个访问操作，问依次完成这16个字需要多少个存储周期？

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34、假设Cache中有4个块，采用全相联映射方式和LRU替换算法。程序

访存的块流地址流为1、5、7、1、B、3、7、1、B、1、4、B。问Cache命中多少次1。

35、CPU执行一段程序时，Cache完成存取的次数为5000次，主存完成的

存取次数为200次。已知Cache的存取周期tc为40ns，主存的存取周期为tm为160ns，分别求（当Cache不命中时才启动主存）： 1）Cache的命中率h； 2）平均访问时间；

3）Cache—主存访问系统的访问效率e。

36、已知Cache命中率h=0.98，主存比Cache慢4倍，已知主存存取周期

为200ns，求Cache—主存刺探的效率和平均访问时间。

37、已知Cache—主存系统效率为85%，平均访问时间为60ns，Cache比

主存快4倍，求主存存储器周期是多少？Cache命中率是多少？

38、假设机器周期为10ns，Cache的访问时间为1个周期，主存访问时间

是20个周期，回答以下问题：

1）设命中率为95%，求平均访问时间；

2）如果Cache容量增加一倍而使命中率提高到97%，然而因此使机器周期延长到12ns，这样的改动方案是否值得采取？

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