电流舵DAC设计经验总结

电流舵DAC设计经验总结

1、 在进行设计之前必须现查阅大量的相关论文资料，对DAC的各

种结构原理有一个总体上的认识

2、 根据项目给出的设计指标，定出能够满足本次设计指标的相应的

电路结构类型，并针对这一类型进行详细理解几篇对应的论文，通过对比选出较好的电路。本次设计由于速度高的要求，选择了分段电流舵结构的DAC。最终选用的是6－4分段，六位二进制，四位温度译码结构的DAC

3、 对应分段结构的电流舵DAC主要包括以下几个模块：

模拟电路部分： 带隙基准电压源、电压－电流转换模块、电流源

偏置、电流源阵列

数字电路部分： 输入寄存器，编码电路，同步开关驱动电路，

开关阵列

4、 由于模拟部分电路性能对整个DAC的性能的影响最大，尤其是

带隙基准部分，其对工艺角的偏差会相对比较大，设计电路时要精心选择电路结构，测试个个工艺角的性能，做好版图的匹配（尤其是电阻的匹配），以达到较好的性能； 电压－电流转换电路主要要考虑的是环路的稳定性，而且基准电流的大小不能过小否则会使得噪声电流的大小与之可比，这样就会大大影响基准源的准确度； 电流源偏置电路不能用电压进行偏置，而是要用电流进行偏置。因为为使得镜像电流更准确，必须使得镜像的两个MOS

管靠的很近，这样就会使得偏置主电路与电流源阵列距离比较远，而远距离的信号传输电流比电压更稳定； 对于电流源阵列一般选用共源共栅的结构，同时必须保证在正常工作时管子都处于饱和状态，这样电流源输出阻抗的频率特性会比较好，对DAC的静态、动态性能都有较大的提高。电流源阵列版图的匹配性能的好坏直接会影响整个DAC的性能，因此对应其的匹配工作应该认真研究，做到偏差一致。本次所用的是二维二阶中心对称的分布的方式，同时每个电流源管分成四个并联的管子分布在不同的小阵列中，这样整个电流源阵列就变成了由四个二维二阶中心对称的阵列构成的一个大的中心对称图形，这样做能够使得每个小模块之内管子的偏差相对较小，从而整个阵列的偏差也就变小了。另外，电流源管的尺寸之间必须是成倍数关系的，而且管子最好不要用叉指结构，因为在0.13um工艺下叉指结构的电流会偏差比较大。

5、 模拟部分的每个模块和整个模拟模块整合后的仿真都需要在各个

工艺角下、电源电压波动和温度变化的情况下（PVT变化）进行仿真验证是否能够正常工作

6、 数字部分电路的主要需要解决的是时钟的同步问题、如何降低时

钟噪声、开关噪声的问题、开关驱动一致性问题、信号馈通效应和电荷注入效应。为提高电路的速度避免不必要问题的产生，输入信号必须在一个采样时钟内到达开关驱动电路。在时钟上升沿到达后，输入信号会通过上升边沿触发器并琐存信号，为使得信

号在一个周期内能够传到开关驱动电路部分，在接下来的一个时钟下降沿到来之前信号必须到达同步开关琐存电路，并在时钟下降沿到达后进行锁存信号并输出到开关驱动，否则电路就会出错。因此编码电路必须在半个时钟周期内能够编码完成。而且考虑到一些误差因素，最好能有20％的余量以保证电路不发生出错。在0.13um工艺1.2V电源电压下用最小尺寸进行搭建4－15编码器，延时可以达到800ps以内，在时钟周期为2ns情况下已经够用了； 在几百兆的速度下，时钟噪声和开关噪声开始有比较明显的表现了，在加入电源PAD模型后会有明显的振铃现象。为减小时开关噪声和时钟噪声的影响可以加入几级反向器并逐级加大尺寸。振铃的幅度大小主要是由di／dt噪声决定。为减小这种影响，把最后一级的反向器的电源与之前的数字部分电路的电源进行隔离，即最后一级驱动电路电源要有单独的PIN口，同时要修改反向器的结构如下：

通过调整上下两个电流源管的尺寸可以改变其输出电流和输

出阻抗，以便于使得在开关管尺寸不一致的时候进行驱动能力的调

整，同时具有一定的滤波功能，这样能够减小振铃的幅度； 为了保证电流源信号通路能够一直处于导通状态以提高电路的速度，需要采用互补开关结构。而且两个互补的开关管在任何时刻都必须保持有一个以上处于导通状态，因此必须调整两个互补开关驱动控制信号交叉点的位置，不宜太高，也不宜太低； 为减小开关管处的馈通效应和电荷注入效应，管子应该采用最小的沟道长度尺寸以减小寄生电容，同时可以在保证开关管能够完全开启的情况下降低驱动信号的幅度。若还不够，可以加入一些隔离管，不过会带来更大的驱动负载和面积消耗。 需要特别提醒的是驱动能力的不一致会在输出端产生较大的毛刺，这些毛刺无规律，比较难以虑除。因此在调整驱动的时候必须特别细致，尽量保持高低位之间的抖动不要超过50ps。

7、DAC的互补输出端的电阻应内置并保持匹配，以节省外部PCB板的成本。对应输出地端能内置最好，但会对DAC性能影响比较大，所以一般互补输出端的地是接外部地端的。 8、在DAC的版图布局上应该注意以下几点： 一：电流原阵列的匹配问题

二：模拟部分电路和数字部分电路的版图要隔开一定的距离 三：尽量保持管子方向的一致性

四: 注意走线宽度与流过电流大小的关系。保证电源线的宽度足

以流过相应大小的电流，同时还要注意过孔的个数。

五：从开关驱动信号到达开关管栅极的走线方向和长度和应保持

一致以使走线延迟保持一致，保证开关的同步性。

六：由于DAC的输出走线比较宽而且噪声对输出线的影响是直

接的，所以在DAC的输出线附近最好不要走线，不允许走一些开关比较频繁，噪声比较大的信号线，而且走线保持越短越好。3路DAC的走线电阻应保持匹配。

9、在测试DAC的动态SFDR性能时应该取得足够多的采样点。本次

设计中，DAC的分辨率是10位，因此需要取得211个采样点，即2048个点才能够比较正确的反应其SFDR性能。本此测试时采样的取点方法如下：

finfsample质数?取点数

fin为信号输入频率，fsample为采样频率，在固定采样频率时，当

取不同的质数时会获得不同的输入频率，仿真时间取得足够长后就可以取到2048个不同的采样点了。本次设计测试的MATLAB参考测试程序文件为：

一、dac_dynamic.m 二、rise_inl_dnl.m 三、dnl_inl_fall.m

10、对于在Cadence IC软件安装、应用中碰到的问题基本上都可以

在网络上找到答案，也可以参看一些工具书，自己实在找不到问题了，或不懂怎么办了就可以问问其他牛人。

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