计算机组成原理研究生入学考试试题

研究生入学试卷（一）

一、填空题

1 字符信息是符号数据，属于处理（ ）领域的问题，国际上采用的字符系统是七单位的（ ）码。

2 按IEEE754标准，一个32位浮点数由符号位S（1位）、阶码E（8位）、尾数M（23位）三个域组成。其中阶码E的值等于指数的真值（ ）加上一个固定的偏移值（ ）。

3 双端口存储器和多模块交叉存储器属于并行存储器结构，其中前者采用（ ）并行技术，后者采用（ ）并行技术。

4 虚拟存储器分为页式、（ ）式、（ ）式三种。

5 安腾指令格式采用5个字段：除了操作码（OP）字段和推断字段外，还有3个7位的（ ）字段，它们用于指定（ ）2个源操作数和1个目标操作数的地址。

6 CPU从内存取出一条指令并执行该指令的时间称为（ ），它常用若干个（ ）来表示。

7 安腾CPU中的主要寄存器除了128个通用寄存器、128个浮点寄存器、128个应用寄存器、1个指令指针寄存器（即程序计数器）外，还有64个（ ）和8个（ ）。

8 衡量总线性能的重要指标是（ ），它定义为总线本身所能达到的最高传输速率，单位是（ ）。

9 DMA控制器按其结构，分为（ ）DMA控制器和（ ）DMA控制器。前者适用于高速设备，后者适用于慢速设备。

10 64位处理机的两种典型体系结构是（ ）和（ ）。前者保持了与IA-32的完全兼容，后者则是一种全新的体系结构。 二、简答题

已知：[X]补=1.X1X2X3X4X5X6

求证：[X]原= __1____2__3__4__51.XXXXXX?62

?6三、分析题

某机字长32位，存储器按字节编址，CPU可提供数据总线8条（D7～D0），地址总线18条（A17～A0），控制线1条（WE#），目前使用的存储空间为16KB，

全部用4K×4位的RAM芯片构成，要求其地址范围为08000H ～ 0BFFFH（可有地址重叠区）。

请回答下列问题：

⑴该CPU可访问的最大存储空间是多少？

⑵目前使用的存储空间需要多少个上述RAM芯片？ ⑶画出CPU与RAM芯片之间的连接图（要求用138译码器实现地址译码）。 ⑷如果该系统中存储器按字编址，那么该CPU可访问的最大存储空间是多少？

四、分析题

某计算机系统采用的中断系统中，禁止中断嵌套，请用框图形式说明一次中断处理的全过程，并作简要说明。 五、分析题

某机字长32位，指令单字长，指令系统中具有二地址指令、一地址指令和零地址指令各若干条，已知每个地址长12位，采用扩展操作码方式，问该指令系统中的二地址指令、一地址指令、零地址指令各最多能有多少条？ 六、计算题

某机字长32位，定点表示时，最高位为符号位，浮点表示时，阶码占10位，尾数占22位（各包含一位符号位），（要求用补码考虑数的大小）

请回答下列问题：

⑴带符号定点小数的表示范围是多少？ ⑵浮点表示时，负数的表示范围是多少？

研究生入学试卷（二） 一、填空题

1 在计算机术语中，将ALU控制器和（ ）存储器合在一起称为（ ）。 2 数的真值变成机器码可采用原码表示法，反码表示法，（ ）表示法，（ ）表示法。

3 广泛使用的（ ）和（ ）都是半导体随机读写存储器。前者的速度比后者快，但集成度不如后者高。

4 反映主存速度指标的三个术语是存取时间、（ ）和（ ）。

5 形成指令地址的方法称为指令寻址，通常是（ ）寻址，遇到转移指令时（ ）寻址。

6 CPU从（ ）取出一条指令并执行这条指令的时间和称为（ ）。 7 RISC指令系统的最大特点是：只有（ ）指令和（ ）指令访问存储器，其余指令的操作均在寄存器之间进行。

8 微型机的标准总线，从带宽132MB/S的32位（ ）总线发展到64位的（ ）总线。

9 IA-32表示（ ）公司的（ ）位处理机体系结构。

10 安腾体系机构采用显示并行指令计算技术，在指令中设计了（ ）字段，用以指明哪些指令可以（ ）执行。 二、证明题

已知：[X]补=X0.X1X2X3......Xn 求证：[?X]补=X0.X1X2X3......Xn?2 三、计算题

已知：X = — 0.10111101 ×

Y = + 0.00000101 × 求： X+Y = ? X - Y = ？

四、设计题

某机字长32位，采用微程序控制方式，微指令字长40位，采用水平型直接控制与编码控制相结合的微指令格式、断定方式，共有微命令40个，其中有10个微命令采用直接控制方式，30个微命令采用编码控制方式，共构成4个相斥类，各包含4个、16个、8个和2个微命令，可判定的外部条件有4个（CF、ZF、SF、OF）

⑴设计出微指令的具体格式

⑵控制存储器容量可达到多少位？ ⑶画出微程序控制器的结构框图 五、设计题

某计算机系统中，CPU可输出20条地址线（A19～A0），8条数据线（D7～D0）和1条控制线（WE#），主存储器按字节编址，由容量为8KB的ROM和32KB的RAM构成，拟采用8K × 4位的ROM芯片2片，32K × 2位的RAM芯片4片。

要求：ROM的地址范围为18000H～19FFFH，RAM的地址范围为98000H～9FFFFH，画出CPU与主存储器的连接图。 六、计算题

某机字长64位，加法器中每4位构成一个小组，每4个小组构成一个大组，全加器的进位延迟时间为20ns，求和延迟时间为30ns，小组内并行进位的延迟时间、大组内和大组间的并行进位的延迟时间均为20ns

⑴该加法器采用串行进位方式时，完成一次加法需要多少时间？

⑵该加法器采用单级分组时，小组内采用并行进位，小组件采用串行进位，完成一次加法需要多少时间？ ⑶该加法器采用两级分组时，小组内采用并行进位、大组间也采用串行进位，完成一次加法需要多少时间？

⑷该加法器采用两级分组时，小组内、大组内、大组间均采用并行进位时，

__ ________?n2?011

2?001完成一次加法需要多少时间？

研究生入学试卷（三）

一、 填空题

1 定点32位字长的字，采用2的补码形式表示时，一个字所能表示的整数范围是（ ）。

2 IEEE754标准规定的64位浮点数格式中，符号位为1位，阶码为11位，尾数为52位，则它能表示的最大规格化正数为（ ）。

3 浮点加、减法运算的步骤是（ ）、（ ）、（ ）、（ ）、（ ）。 4 某计算机字长32位，其存储容量为64MB，若按字编址，它的存储系统的地址线至少需要（ ）条。

5 一个组相联映射的Cache，有128块，每组4块，主存共有16384块，每块64个字，则主存地址共（ ）位，其中主存字块标记应为（ ）位，组地址应为（ ）位，Cache地址共（ ）位。

6 CPU从主存取出一条指令并执行该指令的时间叫（ ），它通常包含若干个（ ），而后者又包含若干个（ ）。

7 某中断系统中，每抽取一个输入数据就要中断CPU一次，中断处理程序接收取样的数据，并将其保存到主存缓冲区内。该中断处理需要X秒。另一方面，缓冲区内每存储N个数据，主程序就将其取出进行处理，这种处理需要Y秒，因此该系统可以跟踪到每秒（ ）次中断请求。

8 在计算机系统中，多个系统部件之间信息传送的公共通路称为（ ）。就其所传送信息的性质而言，在公共通路上传送的信息包括（ ）、（ ）、（ ）。 9 在虚存系统中，通常采用页表保护、段表保护和键保护方法实现（ ）保护。

10 安腾体系结构采用推测技术，利用（ ）推测方法和（ ）推测方法提高指令执行的并行度。 二、 计算题

1 设由S，E，M三个域组成的一个32位二进制字所表示的非零规格化数x，真值表示为

X=(-1)S ×(1.M)×2E-128 问：它所能表示的规格化最大正数，最小正数，最大负数，最小负数是多少？

2 CPU执行一段程序，cache完成存取的次数为1900次，主存完成存取的次数为100次，已知cache存取周期为50ns，主存存取周期为250ns 求：

⑴cache/主存系统的效率；

⑵平均访问时间。 三、 分析题

一台处理机具有如下指令格式：

2位

6位

3位

3位

X OP 源寄存器 目标寄存器 地址 格式表明有8个通用寄存器（长度16位），X指定寻址模式，主存实际容量为256k字。 四、设计题

所示为双总线结构机器的数据通路，IR为指令寄存器，PC为程序计数器（具有自增功能），M为主存（受R/W#信号控制），AR为主存地址寄存器，DR为数据缓冲寄存器，ALU由加、减控制信号决定完成何种操作，控制信号G控制的是一个门电路。另外，线上标注有控制信号，例中yi表示y寄存器的输入控制信号，R1o为寄存器R1的输出控制信号，未标注的线为直通线，不受控制。

现有―ADD R2,R0‖指令完成(R0)+(R2)→R0的功能操作。请画出该指令的指令周期流程图，并列出相应的微程序控制信号序列。假设该指令的地址已放入PC中。

五、设计题

刷新存储器（简称刷存）的重要性能指标是它的带宽。实际工作中，显示适配器的几个功能部分要争取刷存的带宽。假设总带宽50%用于刷新屏幕，保留50%带宽用于其他非刷新功能。

⑴若显示工作方式采用分辨率为1024*768，颜色深度为3Byte，刷新频率为72HZ,计算刷存总带宽应为多少？

⑵为达到这样高的刷存带宽，应采取何种技术措施？ 六、设计题

指令流水线有取指令（IF）、译码（ID）、执行（EX）、访存（MEM）和写回寄存器堆（WB）五个过程段，共有12条指令连续输入此流水线。

⑴画出流水线的时空图，假设时钟周期100ns。

⑵求流水线的实际吞吐率。求流水处理器的加速比。

研究生入学试卷（四）

一、 填空题

1 IEEE6754标准规定的64位浮点数格式中，符号位为1位，阶码为11位，尾数为52位。则它所能表示的最大规格化正数为（ ）。

2 直接使用西文键盘输入汉字，进行处理，并显示打印汉字，要解决汉字的（ ）、（ ）和（ ）三种不同用途的编码。

3 数的真值变成机器码时有四种表示方法，即（ ）表示法，（ ）表示法，（ ）表示法，（ ）表示法。

4 主存储器的技术指标有（ ），（ ），（ ），（ ）。 5 cache和主存构成了（ ），全由（ ）来实现。

6 根据通道的工作方式，通道分为（ ）通道和（ ）通道两种类型。 7 SCSI是（ ）I/O标准接口，IEEE1394是（ ）I/O标准接口。

8 某系统总线的一个存取周期最快为3个总线时钟周期，总线在一个总线周期中可以存取32位数据。如总线的时钟频率为8.33MHz，则总线的带宽是（ ）。 9 操作系统是计算机硬件资源管理器，其主要管理功能有（ ）管理、（ ）管理和（ ）管理。

10 安腾处理机采用VLIW技术，编译器经过优化，将多条能并行执行的指令合并成一个具有（ ）的超长指令字，控制多个独立的（ ）同时工作。 二、 证明题 设 [x]补 = x0x1x2...xn , 求证： 三、设计题

CPU的地址总线16根（A15 –A0，A0 是低位），双向数据总线16根（D15-D0），控制总线中与主存有关的信号有\\MREQ（允许访存，低电平有效），R/W（高电平读命令，低电平写命令）。主存地址空间分配如下：0～8191为系统程序区，由EPROM芯片组成，从8192起一共32k地址空间为用户程序区，最后（最大地址）4k地址空间为系统程序工作区。上述地址为10进制，按字编址。现有如下芯片：

EEPROM：8K *16位（控制端仅有CS（电平有效）），16位*8位 SRAM： 16K*1位 ，2K*8位，4K*16位，8K*16位

请从上述芯片中选择芯片设计该计算机主存储器，画出主存逻辑框图，注意画选片逻辑（可选用门电路及译码器）。 四、分析题

在决定一台计算机采用何种寻址方式时，总要做出各种各样的权衡，在下列

每种情况下，具体的考虑是什么？

⑴单级间接寻址方式作为一种方式，提出来的时候，硬件变址寄存器被认为是一种成本很高的方法，随LSI电路的问世，硬件成本大降，试问：现在是不是使用变址寄存器更为可取？

⑵已知一台16位计算机配有16个通用寄存器。请问：是否有一个简单的硬件设计规则，使我们可以指定这个通用寄存器组的某些寄存器来进行20位的存储器寻址？参与这种寻址的通用寄存器该采用什么办法区分出来？

五、设计题

假设某计算机的运算器框图如图1所示。其中ALU为16位的加法器（高电平工作），SA，SB为16位寄存器，4个通用寄存器由D触发器组成，Q端输出，其读写控制如下表示： 读控制 写控制 R RA0 RA1 选择 W WA0 WA1 选择 1 0 0 R0 1 0 0 R0 1 0 1 R1 1 0 1 R1 1 1 0 R2 1 1 0 R2 1 1 1 R3 1 1 1 R3 0 × × 不读出 0 × × 不写入

要求：⑴设计微指令格式

⑵画出ADD，SUB两条指令微程序流程图。

ALU SB-AL SA LDSA ~SB-ALU 16位 SB CLR\\(清除) LDSB 16位 RW RA0 RA1 WA0 4个通用寄存器

六、时序产生器需要在一个CPU周期中产生四个等间隔的节拍脉冲信号：T1，T2，T3，T4，其脉冲宽度均为200ns，请设计时序逻辑电路（考虑启停控制逻辑）。

研究生入学试卷（五）

一、填空题

1 计算机系统的层次结构从下至上可分为五级，即微程序设计级（或逻辑电路级）、一般机器级、操作系统级、（ ）级、（ ）级。

2 十进制数在计算机内有两种表示形式：（ ）形式和（ ）形式。前者主要用在非数值计算的应用领域，后者用于直接完成十进制数的算术运算。 3 一个定点数由符号位和数值域两部分组成。按小数点位置不同，定点数有（ ）和（ ）两种表示方法。

4 对存储器的要求是容量大、速度快、成本低，为了解决这三方面的矛盾，计算机采用多级存储体系结构，即（ ）、（ ）、（ ）。

5 高级的DRAM芯片增强了基本DRAM的功能，存取周期缩短至20ns以下。举出三种高级DRAM芯片，它们是（ ）、（ ）、（ ）。

6 一个较完善的指令系统，应当有（ ）、（ ）、（ ）、（ ）四大类指令。

7 机器指令对四种类型的数据进行操作。这四种数据类型包括（ ）型数据、（ ）型数据、（ ）型数据、（ ）型数据。

8 CPU中保存当前正在执行的指令的寄存器是（ ），指示下一条指令地址的寄存器是（ ），保存算术逻辑运算结果的寄存器是（ ）和（ ）。 9 虚存系统中，通常采用页表保护、段表保护和键保护以实现（ ）保护。 10 安腾体系结构采用分支推断技术，将传统的（ ）分支结构转变为无分支的

（ ）代码，避免了错误预测分支而付出的代价。 二、简答题

CPU的主要功能是什么？CPU如何识别从内存取出的二进制代码是指令还是数据？ 三、证明题

用定量分析法证明多模块交叉存储器的带宽大于顺序存储器的带宽。 四、分析题

给出下表中寻址方式有效地址E的算法。 序号 寻址方式名称 有效地址E算法 说明 1 立即 操作数在指令中 2 寄存器 操作数在某寄存器内，指令给出寄存器号 3 直接 D为偏移量 4 5 6 7 8 9 基址 基址+偏移量 比例变址+偏移量 基址+变址+偏移量 基址+比例变址+偏移 量 相对 B为基址寄存器 I为变址寄存器，S比例因子（1、2、4、8） PC为程序计数器或当前指令指针寄存器

五、设计题

时序逻辑电路图如图所示，脉冲时钟源频率为5MHz，?为时钟源产生的方波信号。

（1）以?为基准画出C1、C2、C3、C4触发器Q端及译码产生的T1、T2、T3三个时序信号波形图（一个CPU周期）。

（2）为T1、T2、T3三个时序信号设计一个启停控制逻辑电路，保证开启或关闭时波形完整且同步。

T3T1T2QQC1D+5V23QQC2DQQC3D?CLRQSDC4Q?脉冲时钟源

六、设计题

运算器的数据通路如图所示： ⑴指出相斥性的微操作。

⑵有三条机器指令，执行周期无判断测试操作。控制存储器容量为16个单元，请设计针对取指令操作和运算器操作的最短微格式指令（给定取指微命令字段占4位，直接控制）。

右移（R2）+（R1）????R2的操作，指令OP码⑶指令“ADDR R2，R1”执行

为100；

指令“SUBL R3，R2”执行的操作，指令OP码为101；

直送（R2）????R1的操作，指令OP码为110。指令“MOVV R1，R2”执行

请画出三条指令的微程序流程图（取指微指令的微命令字段用“取指”表

示）。要求对每条微指令标出当前微地址与下一微地址。 ⑷按你设计的微指令格式将微程序编译成二进制代码。

BUSR（右移1位）L（左移1位）V（直送）移位器主存+（加）-（减）M（传送）XR1→XR2→XR3→XALUYIRR1R2R3R1R2R3R3→YR2→YR1→YR3LDR3R1LDR1LDR2R2

研究生入学试卷（六）

一、填空题

1 IEEE754标准，一个浮点数由（ ）、阶码E、尾数M三个域组成。其中阶码E的值等于指数的（ ）加上一个固定（ ）。

2 相联存储器不按地址而是按（ ）访问的存储器，在cache中用来存放（ ），在虚拟存储器中用来存放（ ）。

3 双端口存储器和多模块交叉存储器属于（ ）存储器结构，前者采用（ ）技术，后者采用（ ）技术。

4 根据地址格式不同，虚拟存储器分为（ ）、（ ）、（ ）。

5 CPU从主存取出一条指令并执行该指令的时间叫做（ ），它通常用若干（ ）来表示，而后者有包含有若干个（ ）。

6 内部总线是指（ ）内部连接各逻辑部件的一组（ ）。它用（ ）或（ ）来实现。

7 存储器的读出时间通常称为（ ），它定义为（ ），为便于读出写控制，存储器设计时写入时间和读出时间相等，但事实上写入时间（ ）读出时间。 8 形成操作数地址的方式，称为（ ）方式，操作数可放在（ ）寄存器、（ ）寄存器、内存和指令中。

9 RISC机器一定是（ ）CPU，奔腾CPU是（ ）CPU，但奔腾机是（ ）机器

10 为了解决多个（ ）同时竞争总线（ ），必须具有（ ）部件。 二、证明题

设?x?补?x0x1x2??xn,求证：???x0.x0x1x2??xn

?2?补?x?三、计算题

设存储器容量为128M字，字长64位，模块数m=8，分别用顺序方式和交叉方式进行组织。存储周期T=200ns，数据总线宽度为64位，总线传送周期??50ns。问顺序存储器和交叉存储器的带宽各是多少？ 四、分析题

请在下表中第二列，第三列填写简要文字对CISC和RISC的主要特征进行对比： 比较内容 （1） 指令系统 （2） 指令数目 （3） 指令格式 （4） 寻址方式 （5） 指令字长 （6） 可访存指令 （7） 各种指令使用频率 （8） 各种指令执行时间 五、设计题

如图所示为双总线结构机器的数据通路，IR为指令寄存器，PC为程序计数器（具有自增功能），DM为数据存储器（受R/W信号控制），AR为地址寄存器，DR为数据缓冲寄存器，ALU由加、减控制信号决定完成何种操作，控制信号G控制的是一个门电路。另外，线上标注有小圈表示有控制信号，例中yi表示y寄存器的输入控制信号，R1o为寄存器R1的输出控制信号，未标字符的线为直通线，不受控制。

CISC RISC A总线IMi指令存储器PCiIRiARiR/WDRiR0iR1iR2iR3iX??IMPCIRARDMDRR0R1R2R3YALU旁路器IMo+1IRoDRoB总线R0oR1oR2oR3oALUo 图1

① “SUB R3，R0”指令完成(R0)?(R3)?R0的功能操作，画出其指令周期流

程图，并列出相应的微操作控制信号序列，假设该指令的地址已放入PC中。 ② 若将“取指周期”缩短为一个CPU周期，请在图上先画出改进的数据通路，

然后在画出指令周期流程图。此时SUB指令的指令周期是几个CPU周期?与第①种情况相比，减法指令速度提高几倍？ 六、 分析题

如下图所示，这是一个二维中断系统，请问：

⑴在中断情况下，CPU和设备的优先级如何考虑？请按降序排列各设备的中断优先级。

⑵若CPU现执行设备C的中断服务程序，IM2、IM1、IM0的状态是什么？如果CPU执行设备H的中断服务程序，IM2、IM1、IM0的状态又是什么？ ⑶每一级的IM能否对某个优先级的个别设备单独进行屏蔽？如果不能，采取什么方法可达到目的？

⑷若设备C一提出中断请求，CPU立即进行响应，如何调整才能满足此要求？

高优先权低高中断优先级排队电路与中断控制逻辑0IM210IR212级IR设备A设备B设备C优1级IR设备D设备E设备F先权0IM110IR110IM010IR010级IR设备G设备H设备ICPU低一维、二维多级中断结构

研究生入学试卷（七）

一、填空题

1 双端口存储器和多模块交叉存储器属于（ ）存储器结构，前者采用（ ）技术，后者采用（ ）技术。

2 移码表示法主要用于表示（ ）数的阶码，以便于比较两个（ ）的大小和（ ）操作。

3 堆栈是一种特殊的数据寻址方式，它采用（ ）原理。按结构不同，分为（ ）堆栈和（ ）堆栈。

4 总线仲裁部件通过采用（ ）策略和（ ）策略，选择一个主设备作为总线的下一次主控方，接管（ ）权

5 并行处理技术已经成为计算机发展的主流，它可以贯穿于信息加工的各个步骤和阶段。概括起来，主要有三种形式：（ ）并行、（ ）并行、（ ）并行。 6 直接使用西文键盘输入汉字，进行处理，并显示打印汉字，是一项重大成就。为此要解决汉字的（ ）编码。

7 多媒体CPU是带（ ）技术的处理器。它是一种（ ），（ ）技术，特别适用于（ ）处理。

8 衡量总线性能的重要指标是（ ），它定义为总线本身所能达到的最高（ ）

速率。PCI总线的总线带宽可达（ ）。

9 光盘是多媒体计算机不可缺少的外存设备。按读写性质分，光盘有（ ），（ ），（ ）型三类光盘。

10 DMA技术的出现，使得（ ）可以通过（ ）直接访问（ ），同时，CPU可以继续执行程序。 二、简答题

指令和数据都用二进制代码存放在主存中，CPU如何区分读出的代码是指令还是数据。 三、证明题

用定量分析方法证明多模块交叉存储器带宽大于顺序存储器带宽。 四、分析题

某机的指令格式如下所示：

15 10 9 8 7 0 操作码OP X 位移量D

X为寻址特征位：X=00：直接寻址；X=01：用变址寄存器Rx1寻址；X=10：用变址寄存器Rx2寻址；X=11：相对寻址

设（PC）=5431H，（Rx1）=3515H，（Rx2）=6766H（H代表十六进制数），请确定下列指令中的有效地址。

（1）8341H （2）1438H （3）8134H （4）6228H 五、分析题

如图所示的系统中，A、B、C、D四个设备构成单级中断结构，它要求CPU在执行完当前指令时转向对中断请求进行服务。

存储器 CPU 中断请求 响应 INTA I/O接口 设备D 设备C 设备B 设备A 图1

现假设：

⑴TDC为查询链中每个设备的延迟时间；

⑵TA、TB、TC、TD分别为设备A、B、C、D的服务程序所需的执行时间； ⑶TS、TR分别为保存现场和恢复现场所需的时间；

⑷主存工作周期为TM；

⑸中断批准机构在确认一个新中断之前，先要让即将被中断的程序的一条指令执行完毕。

试问：在确保请求服务的四个设备都不会丢失信息的条件下，中断饱和的最小时间是多少？中断极限频率是多少？ 六、设计题

某计算机有如图所示的功能部件，其中M为主存，MDR为主存数据寄存器，MAR为主存地址寄存器，R0~R3为通用寄存器，IR为指令寄存器，PC为程序计数器（具有自动加1功能），C，D为暂存器，ALU为算术逻辑单元，移位器可以左移、右移、直通传送。

⑴将功能部件连接起来，组成完整的数据通路，并用单向或者双向箭头表示信息传送方向。 ⑵画出“ADD R1，(R2)”指令周期流程图。该指令的含义是将R1中的数与（R2）指示的主存单元中的数相加，相加的结果直接传送至R1中。

⑶画出“ADD R1，R2”指令周期流程图。该指令的含义是将R1中的数与R2中的数相加，相加的结果直通传送至R1中。

移位器 IR R0 MDR PC ALU C R1 M R2 D R3 MAR

研究生入学试卷（八）

一、填空题

1 运算器和控制器合在一起称为（ ），而将（ ）和存储器合在一起称为（ ）。 2 数的真值变成机器码可采用原码、（ ）和（ ）表示法，移码表示法便于表示浮点数的（ ）。

3 广泛使用的（ ）和（ ）都是半导体随机读写存储器，而（ ）存储器同时具有RAM和ROM的特点。

4 形成指令地址的方式称为（ ）方式，它分为（ ）寻址和（ ）寻址。 5 微型机的标准总线从16位的ISA总线发展到32位的（ ）总线和（ ）总线，又进一步发展到64位的（ ）总线。

6 安腾CPU中的主要寄存器除了128个通用寄存器、128个浮点寄存器、128个应用寄存器和1个指令指针寄存器（即程序计数器）外、还有64个（ ）和

8个（ ）。

7 DMA控制器按其结构，分为（ ）DMA控制器和（ ）DMA控制器。前者适用于高速设备，后者适用于慢速设备。

8 64位处理机的两种典型体系结构是（ ）和（ ）。前者保持了与IA-32的完全兼容，后者则是一种全新的体系结构。

9 CPU从（ ）中取出一条指令并执行这条指令的时间和称为（ ）。 10 RISC指令系统的最大特点是：只有（ ）指令和（ ）指令访问存储器，其余指令的操作均在寄存器之间进行。

二、简答题

CPU中有哪几类主要寄存器？用一句话说明它们的功能。 三、计算题

设存储器容量为64M字，字长128位，模块数m＝8，分别用顺序方式和交叉方式进行组织。存储周期T＝160ns，数据总线宽度位128位，总线传送周期τ＝40ns。问：顺序存储器和交叉存储器的带宽各是多少？ 四、证明题

用定量分析法证明：流水CPU比顺序CPU具有更大的吞吐率。 五、设计题

现只有“2输入与非门”和“异或门”两种器件，它们的延迟时间分别为20ns和40ns，请设计一个行波（串行）进位加法器。

⑴列出1位全加器真值表。

⑵画出加法器逻辑电路图（只画最低2位），规定输入、输出均为原变量。 ⑶设加法器为32位，计算求和运算的最长时间。 ⑷修改⑵的逻辑图，使加法器也能实现减法运算。 六、设计题

一台模拟机的数据通路如图所示，其中ALU完成加、减、传送（X）三种操作，MUX是三选一多路开关，R1～R3是通用寄存器。RAM是双端口存储器，其中DRAM为数据存储器（CE1为读写使能，RD/WE#为读/写命令），IRAM为指令存储器（只读）。AR为数据地址存储器，PC为程序计数器（具有自动加1功能），IR为指令寄存器。所有的单箭头为控制微命令。请回答下列5个问题：

⑴指出运算器中的相斥性微操作。 ⑵指出存储器中的相容性微操作。

⑶采用直接控制方式，设计微程序控制器中的微指令格式。规定判别字段2位，下地址字段5位。

⑷部分微命令采用编码控制，设计微指令格式。要求微指令字长≤24位。 ⑸画出存数指令STA的指令周期流程图。PC中已存放指令地址，DRAM的数据地址由R3提供，写入数据由R2提供。

R1 LDR1 LDR2 DBUSA DBUS R2 LDR3R3IR LDIR RAM CE1RD/WE#IBUSCE2RD + 1 LDPC控制器 DRAM IRAM (+加) —（减） M（传送）X MUXLR1R2XXR2R3XR1 ALU LDARY MUXR R1R1R2 R3R3R3 Y R2YYARPC

研究生入学试卷（九）

一、填空题

1 多路型DMA控制器不仅在（ ）上而且在（ ）上可以连接多个设备，适合于连接（ ）设备。

2 多个用户共享主存时，系统应提供（ ）。通常采用的方法是（ ）和（ ），并用硬件来实现。

3 当今的CPU芯片除了包括定点运算器、操作控制器外，还包括（ ）运算器、（ ）和（ ）管理部件

4 流水CPU中的主要问题是（ ）相关、（ ）相关和（ ）相关。为此，需要采用相应的技术对策才能保证流水畅通而不断流。

5 对存储器的要求是容量大、速度快、成本低，为了解决这三个方面的矛盾，计算机采用了多级存储体系结构，即（ ）、（ ）和（ ）。

6 一个较完善的指令系统，应当有（ ）、（ ）、（ ）、（ ）四大类指令。 7 机器指令对四种类型的数据进行操作，这四种数据类型包括（ ）型数据、（ ）型数据、（ ）型数据和（ ）型数据。

8 CPU中保存当前正在执行的指令的寄存器是（ ），指示下一条指令地址的寄存器是（ ），保存算术逻辑运算结果的寄存器是（ ）和（ ）。 9 运算器和控制器合在一起称为（ ），而将（ ）和存储器合在一起称为（ ）。 10 广泛使用的（ ）和（ ）都是半导体随机读写存储器，而（ ）存储器

同时具有RAM和ROM的特点。

二、简答题

一位全加器的真值表如下所示，且给定如下3钟器件： 输入 输出 Ai Bi Ci-1 Si Ci 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 异或门与门或门

⑴设计一个32位字长的串行进位加法器，画出最低2位全加器逻辑图。其中

Ai、Bi是加数，Ci-1是低位来的进位信号，Si是求和输出，Ci是进位输出。 ⑵设异或门传输延迟时间40ns，与门、或门的传输延迟时间为20ns，求加法器完成一次加法运算的最长时间。 三、简答题

写出下表寻址方式中操作数有效地址E的算法。 序号 寻址方式名称 有效地址E 说明 1 立即 操作数在指令中 2 寄存器 操作数在某通用寄存器Ri中 3 直接 D为偏移量 4 寄存器间接 （Ri）为主存地址指示器 5 基址 B为基址寄存器 6 基址+偏移量 7 比例变址+偏移量 I为变址寄存器，S比例因子 8 基址+变址+偏移量 9 基址+比例变址+偏移 量 10 相对 PC为程序计数器 四、设计题 定点运算器有如下功能部件，如下图所示。1个ALU（由S0S1S2指定8种运算功能）；1个阵列乘法器MUL；1个阵列除法器DIV；暂存器A和暂存器B；4个通用

寄存器R0～R3；7个三态门。

请设计运算器的数据通路，其中数据线为双线，控制线为单线，要求： ⑴设计2条数据总线（ABUS，BBUS），将上述功能部件完整的连接起来； ⑵标出每个功能部件的控制信号（寄存器和暂存器为打入控制信号，如DDR0；其他部件为操作控制信号，如三态门控制信号ALU→ABUS）。 ⑶共有多少个电位控制信号？多少个脉冲控制信号？这些控制信号来自何处？

五、设计题

针对第四题中设计的运算器数据通路，设计微程序控制器的微指令格式。假定微指令判别测试字段为3位（P0，P1，P2），下址字段为6位（?A0～?A5），微命令采用直接控制。

⑴微指令字长多少位？

⑵控制存储器容量是多少个单元？字长是多少位？ ⑶画出微指令格式（只考虑运算器数据通路）。 ⑷画出微程序控制器组成框图。 六、设计题

某I/O系统中有四个设备，它们的数据传输率为：磁盘（500000位/秒），磁带（200000位/秒），打印机（3000位/秒），显示器（2000位/秒）。请用中断方式、DMA方式组织此I/O系统，画出包括主存、CPU中总线仲裁器在内的I/O方式结构框图（注意设备的优先级）。

研究生入学试卷（十）

一、填空题

1 若[x1]补= 11001100， [x2]原= 1.0110 ，则数x1和x2的十进制数真值分别是（ ）和（ ）。

2 将十进制数85.625表示成符合IEEE 754标准的32位浮点数，其阶码为 （ ），尾数为（ ）。

3 在计算机系统中，多个系统部件之间信息传送的公共通路称为（ ）。通常，在公共通路上所传送的信息类型可分为（ ）、（ ）、（ ）。

4 CPU从主存取出一条指令并执行该指令的时间叫（ ），它通常包含若干个（ ），而后者又包含若干个（ ）。

5 连接在总线上的设备可分为（ ）设备和（ ）设备。前者是总线事务的发起者，而后者是（ ）。 二、选择题

1 在微程序控制中，机器指令和微指令的关系是（ ）。

A 每一条机器指令由一条微指令解释执行 B 每一条机器指令由一段微程序解释执行 C 每一条微指令由一条机器指令解释执行 D 每一段微程序由若干条机器指令解释执行 2 动态RAM的特点是（ ）。

A 工作中存储内容会发生变化 B 工作中需动态改变访存地址

C 每次读出后，需重写一次 D 每隔一定时间，需按行执行一次假读

操作 3 CPU在每个（ ）周期后响应DMA请求。

A 时钟 B 指令 C 存储 D 总线 4 向量中断的向量地址（ ）。

A 由中断服务程序统一产生 B 由中断源硬件提供 C 由被中断的主程序查表获得 D 由存储管理部件产生 5 下列关于微操作的描述正确的是（ ）。

A 同一CPU周期中，可以并行执行的微操作叫相容性微操作 B 同一CPU周期中，可以并行执行的微操作叫相斥性微操作 C 在不同的CPU周期，可以并行执行的微操作叫相斥性微操作 D 同一CPU周期中，不可以并行执行的微操作叫相容性微操作 6 下述I/O控制方式中，主要由程序实现的是（ ）。 A DMA方式 B PPU方式 C 中断方式 D 通道方式

7 在指令的地址字段中直接给出操作数本身的寻址方式，称为（ ）。

A 直接寻址 B 寄存器寻址 C 立即寻址 D 隐含寻址 8 下列陈述中正确的是（ ）。

A 中断服务程序的最后一条指令是无条件转移指令

B 每条指令的执行过程中，每个总线周期要检查一次有无中断请求 C 中断响应过程是由硬件和中断服务程序共同完成的

D 检测有无DMA请求，一般安排在一条指令执行过程的末尾

9 直接映射Cache的主要优点是实现简单。这种方式的主要缺点是（ ）。 A 它比其他几种Cache映射方式价格更贵 B Cache中的块数随着主存的容量线性增加

C 如果使用中的2个或多个块映射到Cache的同一行，命中率将下降 D 它的存取时间大于其他几种映射方式 10 磁盘的转速提高一倍，则（ ）。

A 平均存取时间减半 B 平均等待时间减半 C 平均寻道时间减半 D 存储密度可提高一倍 三、简答题

1 某计算机存储器按字节寻址，设主存容量为512KB，Cache容量为16KB，每块有16个字，每字32位。

⑴若Cache采用直接映射方式，请给出主存地址字段中各段的位数。 ⑵若Cache采用四路组相联映射，请给出主存地址字段中各段的位数。 2 在定点小数机器中，请说明如何判断运算结果是否溢出？

3 某计算机的存储器系统采用L1、L2 Cache和主存3级分层结构，访问第一级命中率95％，访问第二级时命中率50％，其余50％访问主存，假定访问L1 Cache需要1个时钟周期，访问L2 Cache和主存分别需要10个和100个时钟周期。问：平均需要多少个时钟周期？ 四、分析题

设某处理器具有四段指令流水线：IF（取指令）、ID（指令译码及取操作数）、EXE（ALU执行）和WB（结果写回）。现处理器执行如下指令序列：

ADD R3，R1，R2 ；R3←R1＋R2

SUB R3，R3，2 ；R3←R3－2

ADD R2，R2，1 ；R2←R2＋1

⑴如果流水线采用推迟相关指令执行的方法，处理器执行这3条指令需要占

用多少时钟周期？

⑵能否在⑴的基础上做改进，进一步提高执行速度？ 五、分析题

8位行波加法器如下图所示，A（A0,?,A7）和B（B0,?B7）是两个无符号数，其中A0、B0是最低位。如果将该加法器的进位方式改成先行进位方式，请写出C1和C2进位的布尔表达式。即：C1=f(A,B,C0)，C2＝g(A,B,C0),写出f和g的表达式。

B7 A7 Cout C7 C2 B1 A1 C1 B0 A0 1bit FA … 1bit FA 1bit FA C0 S7 S1 S0

六、设计题

某模型机的数据通路如图所示。R1和R2为通用寄存器，MDR为内存数据寄存器，PC为程序计数器，IR为指令寄存器。所有的细单线箭头为控制微命令。

⑴请说明图中部件X的名称和功能。 ⑵T1和T2两个暂存器有何作用？ ⑶若二地址RS型指令采用如下格式： 操作码 寄存器号 地址D ―ADD R, Var‖指令的操作为：R ← R +（Var），其中R表示R1或R2寄存器，（Var）为内存地址Var所存储的内容。请画出ADD指令的指令周期流程图，并给出每个微操作对应的微命令。

⑷若内存操作数的寻址方式改为基址方式，即：ADD Rx，[Ry+Var]，Rx和

Ry为R1或R2寄存器，Var为偏移量。请设计指令格式，并画出ADD指令的指令周期流程图，并给出每个微操作对应的微命令。

Data Bus Address Bus → MDR DB IB →M DR DB→ MDR MDR IB→ R 1 MDR → IB R 1 IB → R 2 → R 1 IB R 2 IB→ X R2 → IB X M Internal Bus RD WR → PC IB T 1 IB T 1 → T 2 IB T 2 → PC PC + 1 IB→ PC IR IB IR → D→ IB

ALU → A IB + -

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