AD9739使用经验分享

AD9739使用经验分享

--张亢

AD9739是一款14位的射频D/A转换器，采样时钟速率最高可以达到2.5G，是目前ADI公司高速DA产品中转换速率最高的一款芯片，作者使用这款芯片已经有1年多的时

间，现在和大家分享自己总结的经验，并且讨论目前存在的问题。

一 芯片功能简介

图1 AD9739功能框图

图1为AD9739的功能框图，主要分为3个部分：

（1）配置部分：AD9739内部有多达54个寄存器，用来控制芯片的数据接收，多芯片同步，Mu clock工作，输出电流等功能，并且有部分寄存器是指示寄存器(只读)，用户

可以通过读出这些指示寄存器的值来确认芯片目前的工作状态。 （2）时钟部分：AD9739芯片所有时钟全部为差分时钟，共5对，分别为：

DACCLK_P/N： DA芯片的时钟输入 DCO_P/N:数据输出时钟，传输给MCU。

DCI_P/N:数据输入时钟，MCU收到DCO_P/N信号后，将产生数据和DCI_P/N信号，并且保证DCI_P/N的采样沿可以采到数据的有效部分，保证数据传输的正确性。

SYNC_OUT_P/N和SYNC_IN_P/N为多芯片同步时钟，这里不予讨论

（3）数据部分：芯片使用了双端口DB0[13:0]和DB1[13:0]同时传输数据，这样可以将数据的传输速率降为芯片时钟的一半，可以提高数据传输的正确性，然后在芯片内部将

从两端口收到的数据组合成一组。AD9739采集数据使用的是DDR模式，即用DCI_P/N的上升沿和下降沿同时采集数据，这样数据时钟的频率是芯片时钟的1/4，是数据传

输速率的1/2。降低时钟的传输频率就意味着可以提高时钟的质量，这也可以提高高速传输中数据的正确率。

二 芯片布局布线

在介绍AD9739芯片前首先简单介绍一下PCB，PCB共12层，其中第1、3、5、7、10、12为信号层，第2、4、6、8、9、11为电源和底层。

AD9739芯片是RFDA转换器，布线时需要考虑的问题较多，作者在布线时结合AD9739的开发板和自己的经验，考虑到的问题如下：

（1）布线：AD9739有两组数据端口，有3种布线方案：

a.两组数据端口都走微带线。

b.一组数据端口走微带线，一组数据端口走带状线。

c.两组数据端口都走带状线。

方案a的缺点在于AD9739是BGA封装，2组数据端口呈14行4列排列，这样就不可能将所有的数据线和时钟线都布为微带线（表层走线）。

方案b的缺点是AD9739芯片将在DCI_P/N的上升沿（下降沿）同时采集DB0和DB1的数据，在布线时就要保证DB0和DB1两组数据线的传输条件相同，这样一组数据走

微带线一组走带状线也因为微带线和带状线的传输延时不同和一组的传输路径有过孔另外一组没有而舍弃。

过孔带来的问题主要有2个：第一个为传输路径的阻抗不连续，方案c中在每对数据线和时钟线中都引入了一对过孔，让两组共28对数据线和2对时钟线的传输情况相同。第二个问题是如果信号的传输路径只使用了通孔的一小段，那么通孔未被使用的部分将对信号的完整性造成一定的影响。在板卡设计中DB0通过FANOUT和盲孔走线走在第3层，DB1通过FANOUT和通孔走在第10层，尽可能消除或者减小未使用的那段过孔对信号完整性造成的影响（见图2左侧两列为DB1和通孔，右侧两列为DB0和盲孔）。

图2

（2）阻抗匹配：AD9739与MCU（板卡中使用的是Altera公司的EP3SL150）的数据和时钟接口全部为LVDS电平，所以在高速传输中差分信号线的差分特征阻抗必须是100

欧姆，带状线特征阻抗的计算公式见公式（1）：

由公式（1）知可以通过改变线宽W和线与参考平面距离H来改变特征阻抗。也可以通过阻抗计算软件或者咨询PCB制版公司来确保传输线的差分阻抗为100欧姆。 （3）数据线和时钟线等长：因为FPGA芯片在接收到AD9739给的DCO_P/N信号后采用源同步传输方式，同时传输DCI_P/N和DB0、DB1信号，此时DCI_P/N信号确保可以正确采样DB0和DB1中的数据。在保证MCU和AD9739芯片之间的数据线和时钟线长度等长后，就可以保证在AD9739的时钟接收端DCI_P/N仍然可以正确采样DB0

和DB1中的数据。

三 测试程序框图

板卡中使用的MCU是altera公司的EP3SL150F1152芯片，它在左右两侧的bank中嵌入了高速收发模块，适合高速数据的接受和发送。图三为测试框图：

测试程序中使用了ALTLVDS和ALTRAM两个基本宏。其中RAM使用.mif文件（使用Matlab得到）预先初始化。LVDS在收到AD9739发送的DCO_P/N信号后，发送RDCLK信号给RAM,从RAM中读取已经存储好的数据。ALTLVDS收到数据后，向AD9739发送数据DB0、DB1和DCI_P/N其中时钟和数据之间的相位关系是可以通过软件调节的，

这样可以保证DCI_P/N的上升沿和下降沿可以采到数据DB0和DB1的有效部分，实现源同步传输。

四 测试结果

测试时使用的示波器是：泰克DPO4104。带宽：1GHz。采样率：5GS/S。

测试信号：输出信号为-350MHz~+350MHz的线性调频信号。

时钟频率：1.4GHz。 测试结果：见图4和图5。

五 存在的问题

AD9739的采样时钟最高可以达到2.5GHz，时钟频率在800MHz到1.4GHz之间输出宽带线性调频信号时可以得到稳定的波形，时钟在1.4GHz到1.8GHz之间输出的波形会出现杂频干扰，究其原因可能是MU clock失锁然后又跟踪锁定所致，时钟在1.8GHz以上已经无法输出宽带线性调频信号。现在还没有将AD9739的性能全部发挥出来，究

其原因，可能有以下几点：

（1）AD9739的时钟电路未使用datasheet推介的ADCLK914，使用了时钟分发芯片ICS853111B,2个时钟芯片的性能有所不同，可能会导致时钟频率过高时信号质量过差。

如ADCLK914的最高频率可以到7.5GHz，传播延时为160ps。ICS853111B的最高频率为3GHz，传播延时为495ps。

图4 RZ模式下AD9739输出的信号

图5 normal 模式下AD9739输出的波形

（2）由于FPGA芯片高速收发器之间的距离就是其引脚之间的距离，是固定的39.37mil，所以时钟频率提高的同时也提高了数据的传输速率，这样可能会导致数据之间相互

串扰的可能性提高，导致数据传输的误码率提高。

（3）有可能是作者对AD9739的工作原理和方式还没有完全搞清楚，使用的方式不正确，所以在高频时芯片没有正常工作。 由于本人的水平有限，文中很多的地方推理不是很严谨，如果有错误或者不当的地方，希望大家指出来，相互学习共同进步。[/fon

本文来源：https://www.bwwdw.com/article/p0s2.html