序列检测器的设计实验报告

更新时间：2024-05-29 01:59:01 阅读量：综合文库文档下载

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班级：生物医学工程141班姓名：刘玉奔学号：6103413018

设计性实验项目名称序列信号发生和检测器设计

（一）实验目的

1、进一步熟悉EDA实验装置和QuartusⅡ软件的使用方法； 2、学习有限状态机法进行数字系统设计；

3、学习使用原理图输入法进行设计。（二）设计要求

完成设计、仿真、调试、下载、硬件测试等环节，在EDA实验装置上实现一个串行序列信号发生器和一个序列信号检测器的功能，具体要求如下：

1、先用设计0111010011011010序列信号发生器，其最后6BIT数据用LED显示出来； 2、再设计一个序列信号检测器，检测上述序列信号，若检测到串行序列“11010”则

输出为“1”，否则输出为“0”； 3、检查检测01011,即将发生的序列最后五位改为01011，为0111010011001011

（三）主要仪器设备

1、微机

1台 1套 1套

2、 QuartusII集成开发软件 3、 EDA实验装置（四）实验步骤

主要有三个模块

1：一个设计序列信号发生器 2：一个设计序列信号检测器

3：综合两个设计，通过对模块的调用达到最终效果

（五）实验数据

A：01011序列检测状态转移图：（包括初始状态，0，01，010，0101，01011共6个状态） 0 1 0 S1 1 S2 S0 0 0 1 0 S3 S5 S4 1 1 B：源程序序列信号发生器： 0 --设计时间：2016.10.29 --设计者：刘玉奔

--设计内容：1、先用设计0111010011001011序列信号发生器，其最后6BIT数据用LED显示出来；

--2、再设计一个序列信号检测器，检测上述序列信号，若检测到串行序列“01011”则输出

为“1”，否则输出为“0”； --序列信号发生器部分

LIBRARY IEEE;--声明IEEE库

USE IEEE.STD_LOGIC_1164.ALL;--允许使用IEEE中程序包STD_LOGIC_1164 ENTITY serialsignalgenerator IS PORT(CLK,RST:IN STD_LOGIC; CO:OUT STD_LOGIC; LED0,LED1,LED2,LED3,LED4,LED5:OUT STD_LOGIC);

END behav;

得到symbol file：

序列信号检测器：

LIBRARY IEEE;--声明IEEE库

USE IEEE.STD_LOGIC_1164.ALL;--允许使用IEEE中程序包STD_LOGIC_1164 ENTITY serialsignaltest IS PORT(CLK,DIN,CLR:IN STD_LOGIC; SS:OUT STD_LOGIC; LED0,LED1,LED2,LED3,LED4:OUT STD_LOGIC);

END serialsignaltest;

ARCHITECTURE behav OF serialsignaltest IS SIGNAL Q:INTEGER RANGE 0 TO 5; SIGNAL D:STD_LOGIC_VECTOR(4 DOWNTO 0); BEGIN D<=\ PROCESS(CLK,CLR) BEGIN

END behav;得到symbol file：

将发生部分的最后6位输出去掉后，在检测部分加上检测序列输出后，两者综合起来得到：

C仿真图：信号发生器：

如图所示：当RST为1时，CO输出为0，当RST为0时，CO输出为0111010011001011。LED输出为后6位，001011。信号检测器：

如图所示：在DIN输入一次0111010011011010，检测到一次01011，SS有1次输出为1。综合：

如图所示：

在16个时钟信号作用下，序列信号发生器输出一次0111010011011010；且序列信号检测器检测到一次01011，test_out检测输出一个1。RST高电平复位发生器输出为0。毛刺宽度很小，可以忽略。 D管脚分配：

序列信号发生器：综合：

(六)心得本次实验，学会了通过建立原理图文件来调用2个模块，从而实现模块的综合，达到实验效果。除此之外，对VHDL也有了更深的认识，也更加熟练了该软件。最后，对于实验报告的写作也变得更加规范啦。当然也有不足，没有用串转并，并转串的方式实现信号输出，可能会更简单。

本文来源：https://www.bwwdw.com/article/onu7.html