一位全加器版图设计与模拟

本科毕业设计论文

题 目 一位全加器版图设计与模拟

专业名称 电子科学与技术

学生姓名 张戡

指导教师 保慧琴

毕业时间 2014年6月

毕业 任务书

设计 论文

一、题目

一位全加器版图设计与模拟

二、指导思想和目的要求

对一位全加器的版图设计与模拟进行研究，从而对版图设计的重点、要点、难点进行分析掌握，同时对全加器工作原理有更深入的了解，为之后其他器件版图设计积累经验。了解一位全加器工作原理及运作特性，利用L-edit软件制作全加器原理电路图；学习L-edit软件操作与调试，阅读软件说明了解常用器件架构中各部最小尺寸与最小间隔；运用L-edit软件绘制一位全加器版图，使版图符合规范结构完整正确并对其进行仿真得到正确完整的仿真结果；最后对版图进行优化使得所绘版图为符合L-edit软件要求的最小版图器件并再次进行仿真得出结果总结心得。

三、主要技术指标

对两个一位二进制数及来自低位的“进位”进行相加，产生本位“和”及向高位“进位”。全加器有三个输入端，二个输出端，其真值表如下所示。 其中Ai、Bi分别是被加数、加数，Ci-1是低位进位，Si为本位全加和，Ci为本位向高位的进位。

Ai Bi Ci-1 0 0 0 0 0 1 0 1 0

Si Ci 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 1 1 0 0 1 0 1 1 1

四、进度和要求

第3-4周 第5-6周 搜集课题资料对一位全加器深入了解。 学习使用Tanner软件L-edit基本对象编辑、基本设计编辑、设计规则检查。 第7-8周 第9-10周 熟练掌握L-edit对基本器件的版图绘制及检测，解决客服常遇问题。 对基本器件进行组合置入，使之完成一位全加器的功能。 第11-12周 周完成一位全加器版图设计与模拟，并对版图进行检测。 第13-14周 对所绘版图进行仿真得到相应结果。 第15-17周 修改并完成论文，参与学校答辩。

五、主要参考书及参考资料

[1] Christopher Saint，Judy Saint. 集成电路版图基础—实用指南[J].清华大学出版社，2006.10 （2）:132-145.

[2] R.Jacob BakerHarry W. Li/David E. Boyce. CMOS电路设计[M].技术出版社，2006.01.

[3] Alan Hastings. 模拟电路版图艺术[M]. 清华大学出版社，2007.09. [4] P.E.艾伦.D.R. CMOS模拟电路设[M]. 科学出版社，1995.02. [5] 曾庆贵.集成电路版图设计[M]. 机械工业出版社，2008.02.

学生 张戡 指导教师 保慧琴 系主任 张会生

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摘 要

集成电路版图是电路系统与集成电路工艺之间的中间环节，集成电路版图设计是指把一张经过设计电子电路图用于集成电路制造的光刻掩膜图形，再经过工艺加工制造出能够实际应用的集成电路。加法运算是数字系统中最基本的运算，为了更好地利用加法器实现减法、乘法、除法等运算，需要对全加器进行功能仿真设计和分析。另外通过全加器可以对其它相关电路有所了解。

本文用对一位全加器进行了全面的分析。在画电路元器件的版图需要熟练使用版图设计软件，熟悉电路知识和版图设计规则，掌握MOS管等基本元器件的内部结构及版图画法，通过对门电路和一位全加器电路的版图设计，熟悉电路元器件的版图布局，元器件版图间的连线等设计方法，在版图设计规则无误的前提下做到电路的版图结构紧密，金属连线达到最优化的目的。

关键词：L—edit软件，版图设计，一位全加器，仿真

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ABSTRACT

The layout of integrated circuit is the intermediate link between the circuit systematic technology of integrated circuit, the territory design of integrated circuit denotes to seek one via design electronic circuit, is used in the photoetching of the production of integrated circuit to cover membrane graph, happen again via technology processing production can the integrated circuit of actual application. Addition operation is the basic operation of the digital system, In order to achieve much better use of the adder subtraction, multiplication, division and other operations, The need for full adder functional simulation design and analysis is necessary .

The paper has a comprehensive analysis to the full adder. The layout needs of drawing circuit components are skilled to use layout design software, familiar circuit knowledge and layout design rule, grasp MOS pipe, the internal structural and layout technique of painting of the basic components such as resistance and capacity is designed through the layout of the circuit of the house opposite and the Afulladder, it is close that the even line etc. design method between components layout and the layout of familiar circuit components accomplish the layout structure of circuit under the layoutdesign regular prerequisite without mistake, metal links the purpose with the line reaching optimization..

KEY WORDS： l—edit software，layout，a full adder，simulation

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目 录

第一章 绪论 ................................................................................................................. 5 1.1版图设计的内容 ............................................................................................... 5 1.2集成电路设计流程 ........................................................................................... 7 1.3集成电路版图设计的发展现状和趋势 ........................................................... 7 1.4 集成电路版图工具L-EDIT简介 .................................................................... 8 第二章 CMOS集成电路板图设计 .......................................................................... 10 2.1 版图设计的概念和方法 ................................................................................ 10 2.2 工艺设计规则 ................................................................................................ 16 2.3 版图验证 ........................................................................................................ 18 2.3.1 LVS验证 ................................................................................................ 18 2.3.2 DRC验证 ............................................................................................... 19 2.3.3 ERC验证 ................................................................................................ 21 2.4 本章小结 ........................................................................................................ 22 第三章 全加器原理及一位全加器原理图设计 ....................................................... 23 3.1 一位全加器原理简介 .................................................................................... 23 3.2 实现一位全加器功能的原理图设计 ............................................................ 24 3.2.1 一位全加器原理图 ............................................................................... 24 3.2.2 基于S-EDIE的一位全加器设计 ......................................................... 24 3.2.3 一位全加器的电路图仿真 ................................................................... 28 3.3本章小结 ......................................................................................................... 31 第四章 一位全加器的版图设计 ............................................................................... 32 4.1 确定一位全加器版图结构 ............................................................................ 32 4.2 源漏共享缩小版图面积 ................................................................................ 34

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4.3 版图所需基础器件绘制编辑 ........................................................................ 32 4.3.1 PMOS、NMOS等基础器件编辑 ......................................................... 32 4.3.2 两输入与非门与异或门的绘制编辑.................................................... 36 4.3.3 源漏共享得到版图 ............................................................................... 32 4.4 绘制最终一位全加器版图............................................................................. 37 4.5 一位全加器版图仿真 .................................................................................... 39 4.5.1 转化成T-SPICE文件 ........................................................................... 39 4.5.2 添加仿真命令 ....................................................................................... 40 4.5.3 得仿真波形 ........................................................................................... 40 4.6 本章小结 ...................................................................................................... 41 参考文献 ..................................................................................................................... 42 致谢 ............................................................................................................................. 43 毕业设计小结 ............................................................................................................. 44

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第一章 绪论

1.1版图设计的内容

集成电路设计的流程：系统设计、逻辑设计、电路设计（包括：布局布线验证）、版图设计版图后仿真（ 加上寄生负载后检查设计是否能够正常工作）。集成电路版图设计是集成电路从电路拓扑到电路芯片的一个重要的设计过程， 它需要设计者具有电路及电子元件的工作原理与工艺制造方面的基础知识， 还需要设计者熟练运用绘图软件对电路进行合理的布局规划，设计出最大程度体现高性能、低功耗、低成本、能实际可靠工作的芯片版图。集成电路版图设计包括数字电路、模拟电路、标准单元、高频电路、双极型和射频集成电路等的版图设计。 具体的过程为：

1、 画版图之前，应与IC 工程师建立良好沟通在画版图之前，应该向电路设计者了解PAD 摆放的顺序及位置，了解版图的最终面积是多少。在电路当中，哪些功能块之间要放在比较近的位置。哪些器件需要良好的匹配。了解该芯片的电源线和地线一共有几组， 每组之间各自是如何分布在版图上的？ IC 工程师要求的工作进度与自己预估的进度有哪些出入？

2、全局设计：这个布局图应该和功能框图或电路图大体一致,然后根据模块的面积大小进行调整。布局设计的另一个重要的任务是焊盘的布局。焊盘的安排要便于内部信号的连接，要尽量节省芯片面积以减少制作成本。焊盘的布局还应该便于测试，特别是晶上测试。

3、分层设计：按照电路功能划分整个电路，对每个功能块进行再划分，每一个模块对应一个单元。从最小模块开始到完成整个电路的版图设计，设计者需要建立多个单元。这一步就是自上向下的设计。 4、版图的检查：

（1）Design Rules Checker 运行DRC，DRC 有识别能力，能够进行复杂的识别工作，在生成最终送交的图形之前进行检查。程序就按照规则检查文件运行，

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发现错误时，会在错误的地方做出标记，并且做出解释。

（2）Electrical Rules Checker 检查线路短路， 线路开路和floating 结点。ERC 检查到短路错误后，将错误提示局限在最短的连接通路上。

（3）Layout Versus Schematic LVS 比较IC 版图和原理图，报告版图连接和原理图的不一致， 并进行修改直到版图和电路图完全一致。

5、版图修改：Label 是否正确，label 所选的layer 是否正确； Power & Ground 连接得有没有问题； 得到的files 是否确实可靠， 检查netlist 中器件类型的命名是否符合规范； 认真研究design rule，做好DRC 改错。看给出的报告，有没有offgird；结点多不多，多的话就有断路的地方，少的话就有短路的地方；对照原理图，看有没有连错线。

6、寄生与仿真：在实际电路的制作过程中，会产生寄生参数，它们分别为：寄生电容、寄生电感和寄生电阻。

7、版图完成：后端数据接口处理，确认芯片版图的设计和尺寸，落实相关Foundry 的流片计划，确认设计数据（GDSII 文件）大小。 布局时注意事项

1、 布局前的准备: 在正确的路径下打开icfb; 查看捕捉点设置是否正确。18 工艺为0.001,25 工艺为0.01,035 工艺为0.05;布局前考虑好出PIN 的方向和位置;布局前分析电路，完成同一功能的MOS 管画在一起

2、 布局时注意:更改原理图后一定记得check and save；完成每个cell 后要归原点；尽量用最上层金属接出PIN；金属上走过的电压很大时,为避免尖角放电,拐角处用斜角,不能走90 度的直角。

3、 节省面积的途径：电源线下面可以画有器件.节省面积.数字电路版图主要是要节省面积，减小面积。

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1.2集成电路设计流程

图1-1 集成电路设计流程

模拟集成电路版图设计流程： 1、阅读研究报告。 2、理解电路原理图。

3、了解电路的作用熟悉电流路径晶大小知道匹配器件。

4、明白电路中寄生，匹配，噪声的产生及解决方案对版图模块进行平面布局。 5、对整个版图进行平面布局 。

6、 熟练运用L-edit软件进行版图绘制 Esd的保护设计进行drc与Lvs检查。 7、整理整个过程中的信息时刻做记录 注意在设计过程中的交流。

1.3集成电路版图设计的发展现状和趋势

集成电路的出现与飞速发展彻底改变了人类文明和人们日常生活的面目。近几年，中国集成电路产业取得了飞速发展。中国集成电路产业已经成为全球半导

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体产业关注的焦点，即使在全球半导体产业陷入有史以来程度最严重的低迷阶段时，中国集成电路市场仍保持了两位数的年增长率，凭借巨大的市场需求、较低的生产成本、丰富的人力资源，以及经济的稳定发展和宽松的政策环境等众多优势条件，以京津唐地区、长江三角洲地区和珠江三角洲地区为代表的产业基地迅速发展壮大，制造业、设计业和封装业等集成电路产业各环节逐步完善。

2006年中国集成电路市场销售额为4862.5亿元，同比增长27.8%。其中IC设计业年销售额为186.2亿元，比2005年增长49.8%。

2007年中国集成电路产业规模达到1251.3亿元，同比增长24.3%，集成电路市场销售额为5623.7亿元，同比增长18.6%。而计算机类、消费类、网络通信类三大领域占中国集成电路市场的88.1%。

目前，中国集成电路产业已经形成了IC设计、制造、封装测试三业及支撑配套业共同发展的较为完善的产业链格局，随着IC设计和芯片制造行业的迅猛发展，国内集成电路价值链格局继续改变，其总体趋势是设计业和芯片制造业所占比例迅速上升。

集成电路掩模版图设计是实现集成电路制造所必不可少的设计环节，它不仅关系到集成电路的功能是否正确，而且也会极大程度地影响集成电路的性能、成本与功耗。近年来迅速发展的计算机、通信、嵌入式或便携式设备中集成电路的高性能低功耗运行都离不开集成电路掩模版图的精心设计。一个优秀的掩模版图设计者对于开发超性能的集成电路是极其关键的。

集成电路掩模版图设计是一门技术，它需要设计者具有电路系统原理与工艺制造方面的基础知识。但它更需要设计者的创造性、空间想象力和耐性，需要设计者长期工作的经验和知识的积累，需要设计者对日新月异的集成电路发展密切关注和探索。

1.4 集成电路版图工具L-edit简介

L-Edit是一个图形编辑器，它允许生成和修改集成电路掩模版上的几何图形。鼠标接口允许用户执行一般图形操作。既可使用鼠标访问下拉菜单也可以使用键盘来调用L-Edit命令。

(1) 文件和单元

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使用文件、单元、连接器、掩模基元来描述布局设计，一个文件可以有任意多个单元组成，在典型设计中，这些单元可以有层次关系，也可以相互独立，单元可以包括任意数量的掩模基元和连接件，以及两者的组合，掩模单元由矩形、图、直线、多边形和技术层端口组成。

(2) 层次

完全层次性的单元可以包含别的单元的连接件。一个连接件是一个单元的“拷贝”；如果编辑连接单元，这种改变将反映到那个单元的所有连接件上。 L-Edit对层次不作限制。单元可以包含单元的连接件，被包含的单元又可以包含别的连接件。这样就形成了单元层次。在层次结构中可以有任意级。 L-Edit不能用于分离的层次结构，连接件和基元几何图形都可以存在于层次结构的任意级中的同一单元内。

(3) 单元设计

L-Edit是一个低层次的，全定掩模编辑器，该编辑器不能执行层的自动转换。 (4) 层规划

L-Edit是一个高层规划工具。用户可以选择要显示的连接件，它显示一个边框，中间显示单元名，也可以显示掩模几何图形。使用内部隐藏时，可以操作用户设计的大型芯片级块，以获得所需要的层规划。用户可使用用于操作基元的几何图形的命令。

(5) 文件格式

L-Edit能输出两种掩模布局交换格式（CIF，GDSⅡ）以及Tanner Research公司的二进制数据库的格式TDB（Tanner Data Base），L-Edit能够读取CIF（Caltech Intermediate Form）和TDB文件。

(6) L-Edit支持对象

L-Edit支持九种对象：框、直线、图、多边形、圆形、扇形、圆环形，端口和单元连接元件，所有对象可以用同样的方式来建立和编辑，移动和选择。L-Edit不能对用户绘制的图形进行修改。L-Edit是面向对象的设计工具，而不是位图编辑器。

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第二章 CMOS集成电路板图设计

2.1 版图设计的概念和方法

版图是包含集成电路的器件类型、器件尺寸、器件之间的相对位置及各个器件之间的连接关系等相关物理信息的图形，这些图形由位于不同绘图层上的基本几何图形构成。

图2-1 集成电路板图范例

版图设计是集成电路设计和物理制造的中间环节，其主要目的是将设计好的电路映射到硅片上进行生产。在版图设计的过程中，设计人员除了具备一定的电学知识、基本电路设计和认知能力、EDA工具的使用能力及良好的想象力和一定

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的艺术美感之外，还需要对集成电路的物理结构及生产工艺有所了解。

一、版图设计的方法

版图设计在集成电路设计流程中位于后端，它是集成电路设计的最终目标，版图设计的优劣直接关系到芯片的工作速度和面积，因此版图设计在集成电路设计中起着非常重要的作用。版图设计的流程是由设计方法决定的。版图设计方法可以从不同的角度进行分类，如果按照自动化程度，大致可分为三类：全自动设计、半自动设计和手工设计。 1、全自动版图设计

全自动版图设计方法是指通过计算机辅助设计工具、利用电路的门级网表自动生成版图的设计方法。电路的门级网表可以通过对RTL代码进行综合得到。RTL代码是指用硬件描述语言(VHDL或Verilog)对电路逻辑进行描述的代码。 可以进行全自动版图设计的EDA工具主要有Cadence公司的SE、Synopsys的Apollo 等。

2、半自动设计

版图的半自动设计是指在计算机上利用符号进行版图输入，符号代表不同层版的版图信息，然后通过自动转换程序将符号转换成版图。 3、人工设计

版图的人工设计主要应用在模拟集成电路的版图设计、版图单元库文件的建立和全定制数字集成电路设计中。模拟集成电路因其复杂而无规则的电路形式(相对于数字电路而言)，故在技术上只适宜于采用全定制的人工设计方法；版图的基本单元因其性能和面积的要求而需要采用全定制的人工设计方法；全定制数字集成电路的版图因考虑到其成本与性能而采用全定制设计方法。

人工设计版图是指设计者利用版图设计工具，通过编辑基本图形(如连线、矩形和多边形等)得到晶体管和其他基本元件的版图，然后将这些基本元件互连生成小规模的单元，通过逐层绘图的方式形成最后的整个集成电路版图。在这种设计方法下，计算机只作为绘图与规则验证工具而起辅助作用，对所设计的版图的每一部分，设计者都要进行反复的比较、权衡、调整和修改，要求得到最佳尺寸的元器件、最合理的版图布局和路径最短的互连线等。

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人工设计在获得最佳芯片性能的同时，也因为芯片面积最小而大大降低了每个芯片的生产成本，但其设计周期要比自动和半自动设计方法长。

二、版图中的绘图层

绘图层是指完成集成电路的版图设计所需要的最少分层数目。我们以N阱CMOS工艺为例，通常情况下，绘图层的种类有：N阱层(N Well)、有源区层(Active)、多晶硅栅层(Poly)、P选择层(P Select)、N选择层(N Select)、接触孔层(Contact)、通孔层(Via)、金属层(Metal)、文字标注层(Text)和焊盘层(Pad)。 1、N阱层

“N阱”用来确定N型衬底的区域。PMOS晶体管是制造在N阱上的，这时的N阱必须连接到电源VDD上。图2-2给出了N阱区的横截面图和相对应的掩膜版图。

图2-2 N阱的横截面图和掩膜版图

2、有源区层

有源区是晶体管的源区和漏区建立的基础，源区和漏区是通过多晶硅栅两旁的有源区来确定的。有源区旁的场氧区起隔离的作用。图2-3表示的是有源区的横截面图和掩膜版图。

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图2-3 有源区的横截面图和掩膜版图

3、N选择层和P选择层

MOS晶体管有源区是通过将N型杂质离子或P型杂质离子注入到N选择层或P选择层掩膜定义的衬底的区域中形成的，所以N选择层或P选择层用来定义覆盖包含有源区的区域。N选择层(或P选择层)和有源区共同形成了扩散区(ndiff或pdiff，又称为N+或P+)。

N+区域的形成是通过将砷或磷离子注入到圆片上有源区的开口处得到的。N+区域的横截面图和掩膜版图如图2-4所示。

图2-4 N+区域的横截面图和掩膜版图

4、多晶硅栅层

集成电路中的栅极通常用多晶硅来进行淀积。多晶硅除了可以用来淀积栅极之外，还可以用来生成电阻。另外，多晶硅栅层和金属层一样也可用于互连，但

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是由于金属的电阻比较小，所以可以用于任何地方的互连线，而多晶硅栅层的电阻比较大，所以在用它作为互连线的时候仅用于单元内部，防止走线太长而增加电阻值。

5、金属层

金属层在集成电路芯片中起互连的作用。通常情况下，金属层数的多少表示了一个集成电路芯片的复杂程度。

在芯片面积的约束下，器件之间的互连依靠单层金属基本上是不可能完成的，所以需要增加金属的层数。不同的金属层之间需要有绝缘层来进行隔离，其互连由它们之间的通孔来完成。在版图设计中，金属层用线条来表示，线条拐角可以是90°也可以是45°，不同层的金属通常用M1、M2、M3等来表示，并用不同颜色的线条来进行区分。金属层的线条需要满足一定的宽度要求，但由于芯片面积的约束，在实际布线中通常就采用设计规则所规定的最小尺寸。金属层除了起到互连的作用外，还可以用来进行电源线和地线的布线。在布电源线的时候，金属线条的宽度通常要大于设计规则中定义的最小宽度，防止电流过大将金属线条熔断，造成断路现象。

6、接触孔层和通孔层

接触孔包括有源区接触孔(Active Contact)和多晶硅接触孔(Poly Contact)。有源区接触孔用来连接第一层金属和N+ 或P+ 区域，其横截面和掩膜版图示于图2-5中。在版图设计中有源区接触孔的形状通常是正方形。

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图2-5 有源区接触孔图示

在有源区的面积允许的情况下，应该尽可能多地打接触孔(参见图2-6)，这是因为接触孔是由金属形成的，存在一定的阻值，假设每个接触孔的阻值为R，多个接触孔相当于多个并联的电阻。

假如在M1和有源区之间有N个接触孔，则其等效电阻为R/N。接触孔数目越多即并联的电阻数目就越多，等效阻值就越小。

图2-6 应尽可能多地打接触孔

在版图设计中，接触孔只有一层，而通孔可能需要多层。我们将连接第一层和第二层金属的通孔表示为V1，连接第二层和第三层金属的通孔表示为V2，依

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此类推。我们将连接第一层金属和第二层金属的通孔V1示于图2-7中。通孔(Via)用于相邻金属层之间的连接，其形状同样也是正方形。在面积允许的情况下，同样应该尽可能多地打通孔。

图2-7 第一层通孔的图

7、文字标注层

文字标注层用于版图中的文字标注，目的是方便设计者对器件、信号线、电源线、地线等进行标注，便于版图的查看，尤其在进行验证的时候，便于查找错误的位置。在进行版图制造的时候并不会生成相应的掩膜层。 8、焊盘层

焊盘提供了芯片内部信号到封装接脚的连接，其尺寸通常定义为绑定导线需要的最小尺寸。

2.2 工艺设计规则

设计规则是设计人员与工艺人员之间的接口与“协议”， 版图设计必须无条件的服从的准则，可以极大地避免由于短路、断路造成的电路失效和容差以及寄生效应引起的性能劣化。设计规则主要包括几何规则、电学规则以及走线规则。其中几何设计规则通常有两类：

一、微米准则：用微米表示版图规则中诸如最小特征尺寸和最小允许间隔的绝对

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尺寸。

二、λ准则：用单一参数λ表示版图规则，所有的几何尺寸都与λ成线性比例。 设计规则分类如下：

1、拓扑设计规则（绝对值）：最小宽度、最小间距、最短露头、离周边最短距离。 2、λ设计规则（相对值）：最小宽度w=mλ、最小间距s=nλ、最短露头t=lλ、离周边最短距离d=hλ（λ由IC制造厂提供，与具体的工艺类型有关，m、n、l、h为比例因子，与图形类形有关）。

用特定工艺制造电路的物理掩膜版图都必须遵循一系列几何图形排列的规则，这些规则称为版图设计规则。通过适度的图形排列可以得到较高的成品率，通过将芯片上不同的器件进行高密度放置能得到更高的面积利用率，但这两者常常是相互矛盾的。一个特定制造工艺的版图设计规则通常指出了成品率和密度之间的一个最优的平衡点。

（1）宽度规则（width rule）：宽度指封闭几何图形的内边之间的距离。 （2）间距规则（Separation rule）：间距指各几何图形外边界之间的距离。同一工艺层的间距(spacing)不同工艺层的间距(separation)

（3）交叠规则（Overlap rule）交叠有两种形式：一几何图形内边界到另一图形的内边界长度（intersect）和 一几何图形外边界到另一图形的内边界长度（enclosure）

（4） 因为物理结构直接决定晶体管的跨导、寄生电容和电阻，以及用于特定功能的硅区，所以说物理版图的设计与整个电路的性能（面积、速度、功耗）关系密切。 另一方面，逻辑门精密的版图设计需要花费很多的时间与精力。这在按照严格的限制对电路的面积和性能进行优化时是非常需要的。但是，对大多数数字VLSI电路的设计来说，自动版图生成是更好的选择（如用标准单元库，计算机辅助布局布线）。为判断物理规范和限制，VLSI设计人员对物理掩膜版图工艺必须有很好的了解。 因为物理结构直接决定晶体管的跨导、寄生电容和电阻，以及用于特定功能的硅区，所以说物理版图的设计与整个电路的性能（面积、速度、功耗）关系密切 。CMOS逻辑门掩膜版图的设计是一个不断反复的过程。首先是电路布局（实现预期的逻辑功能）和晶体管尺寸初始化（实现期望的性能规范）。绘制出一个简单的电路版图，在图上显示出晶体管位置、管间的局部互

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连和接触孔的位置。

2.3 版图验证

2.3.1 LVS验证

1、LVS 工作原理和基本流程

LVS全称Layout Versus Schematics， 是 Dracula 的验证工具，用来验证版图和逻辑图是否匹配。LVS 在晶体管级比较版图和逻辑图的连接性，而且输出所有不一致的地方。Dracula 从图形系统中产生版图数据。Dracula 把 GDS2 格式的 Layout 文件转换为 Layout 网表，LOGLVS，Dracula网络编辑器，将 Schematic 或 CDL 描述的门级和晶体管级的网表转化为 LVS 网表。LVS 能够把每一个网络转化为一个电路模型。从一个电路的输入和输出开始，LVS 跟踪两种电路模型。Dracula 利用启发式每一次搜索电路的一步。首先，LVS 跟踪I/O 模型，然后搜索要求最少回溯的路径。当 LVS 在跟踪的过程中检测到匹配的话，Dracula 就给这个匹配的器件和节点一个匹配的标识。当 LVS 检测到一个不匹配，它就停止在那个搜索的路径。如果 LVS 指定了所有的器件和给出了一个匹配的标识的话或者在搜索路径上没有一致的地方的话，LVS 会考虑到这两个模型的连续性。当 Dracula 检测到不一致的地方，它会以输出列表和图表形式表示出来。除了比较两个网络，LVS 也比较器件的衬底类型（在 COMS 电路中 NMOS 和 PMOS）和一些器件参数。 2、LVS 工具包括下列的检查

1) 版图与版图

版图与版图（LVL）是 LVS 的一部分，它是用来比较器件级或门级两个相似版图的数据库，从而报出在互连关系和器件参数方面不一致的地方。

2) 逻辑与逻辑

逻辑与逻辑（SVS）是 LVS 的一部分，它是来比较两个逻辑图的。 3) 版图与逻辑

版图与逻辑(LVS)是用来确认版图和逻辑图是否一直工作。LVS 比较版图和逻辑图在晶体管级的连接是否正确，并以报告的形式列出差异之处。

LVS 的错误类型

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LVS 的错误类型大体分为两类：不一致的点和失配器件。不一致点可分为节点不一致和器件不一致。节点不一致是指版图和逻辑图中各有一节点，这两个节点所连器件的情况相似，但是又不完全相同。器件不一致是指版图和逻辑图各有一器件，这两个器件相同，所连接的节点情况很相似，但又不完全相同。失配器件是指所有的器件在逻辑图中有而在版图中没有，或在版图中有而在逻辑图中没有。具体来讲，LVS 的错误类型有以下十五种： 1、匹配的节点上没有器件； 2、匹配的器件上有不匹配的节点； 3、器件不匹配；

4、匹配的节点上有多余的版图器件； 5、匹配的节点上有多余的线路图器件； 6、匹配的节点上有非匹配的版图和线路图器件； 7、其他不匹配的版图器件； 8、其他不匹配的线路图器件；

9、器件的类型（N 型和 P 型，多晶电阻或扩散电阻）不匹配； 10、器件得尺寸（W 或 L）不匹配； 11、 MOS 可逆性错误； 12、衬底连接不匹配；

13、器件的电源连接不匹配（多电源供电的情况）；

14、简化多个 MOS 拼接为单个 MOS 时出错（与 LVSCHK 中命令得 K 选项有关）；

15、过滤多余的器件出错（与 LVSCHK 中命令的 F 选项有关）。

LVS 错误既指单个器件、单个节点，又指组合结构（子电路）。不匹配的子电路（子电路中有多个器件和节点）往往只是其中的一个和几个节点或器件不匹配，并不是所有的都不匹配。与一个不匹配点关联的一切器件和节点都作为错误的个数，LVS 报告文件里分别列出了每一个不匹配点。错误报告与人们通常的理解有出入，例如：两根信号线调换了位置，按常理来说，只能算一个错误，但 LVS 报告有两个错误。 2.3.2 DRC验证

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由于绘制的图样是要制作集成电路的光罩图样，必须配合设计规则绘制图层，才能确保流程时的效率。选择Tools—DRC 命令，打开Design Rule Check对话框，选中Write errors to file复选框将错误项目纪录到Cell0.drc文件或自行取文件名，若单击“确定”按钮，则进行设计规则检查。进行设计规则检查的结果发现有两个错误，单击“确定”按钮后，可选择Tools—Clear Error Layer 命令清除错误符号，或利用按钮清除。

表2-1典型设计规则

1）有源区 N区 5um P区 10um 2）多晶硅栅宽度（即MOS管沟道长度） 2um 3）N-Select to Active 2um 4）Poly to Active Spacing 1um Poly to Poly Spacing 2um Poly Contact Exact Size 2um Poly Minimum Width 2um 5）Active to Active Spacing 3um Active Contact to Gate Spacing 2um 6）Via Exact Size 2um Metal1 Overlap of Via 1um Via to Poly Contact Spacing 2um Via to Poly Spacing 2um

如果符合规则，则如图2-8所示：

图2-8 符合设计规则的DRC验证

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如果不符合规则，则如图2-9所示：

图2-9 有规则错误的DRC验证图

若出现错误,查找范例设计规则内容, 打开Setup Design Rules对话框(或单击按钮)，再从其中的Rules list 列表框中选择选项来观看该条设计规则的设定并修改,直到无DRC错误为止。

2.3.3 ERC验证

电学规则检查(ERC)主要检测电路中的节点连接错误并进行天线规则检查。由于许多节点连接错误在做LVS检查的时候也可以被查到，所以在实际应用中ERC检查是可选的，有些设计规则工具直接将ERC检查工具嵌入在DRC检查工具之中，作为一个可供选择的选项出现。电学规则检查的内容主要有以下五种。 1、天线规则检查

天线效应：指的是在集成电路芯片中，一条条金属线就像一根根天线，当芯片中有游离的电荷时，“天线”就会将这些游离的电荷收集起来，收集的电荷数量与天线长度成正比。当收集的电荷达到一定数量的时候，就会产生放电现象，放电会造成集成电路器件的损坏，而最容易被损坏的就是栅氧化层。 2、非法器件检查

非法器件通常指的是源极接地的PMOS晶体管或源极接电源的NMOS晶体管。

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3、节点开路

节点开路是指应该连接在一起的器件没有连接，表现为同一个节点名出现多次。 4、节点短路

节点短路是指不应该连接在一起的器件发生了连接，表现为同一个节点出现多个节点名。 5、孤立接触孔

接触孔如果没有被相应的金属线包裹，就会出现此类错误。另外，还有其他的一些检查内容，在这里就不一一详细列举。

2.4 本章小结

本章介绍了版图设计的基本概念，对全自动版图设计、半自动版图设计、人工设计进行了简单的介绍。对常规版图基本图层，N阱层、有源区层、N选择层和P选择层、多晶硅栅层、 金属层、接触孔层和通孔层、文字标注层，做了简单图示和说明，加深了对版图的结构了解。同时在第三小结中也对工艺设计中的微米准则、λ准则，做出了简单介绍。第四小结详细解释了的版图的DRC和LVS验证原理和流程。

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第三章 全加器原理及一位全加器原理图设计

3.1一位全加器原理简介

一位全加器(FA)的逻辑表达式为：

Si?Ai?Bi?Ci?1 （3-1）

Ci?Aibi?BiCi?1?AiCi?1 （3-2）

其中Ai,Bi为要相加的数，Ci-1为进位输入；Si为和，Ci是进位输出； 如果要实现多位加法可以进行级联，就是串起来使用；比如32位+32位，就需要32个全加器；这种级联就是串行结构速度慢，如果要并行快速相加可以用超前进位加法，超前进位加法前查阅相关资料；

如果将全加器的输入置换成A和B的组合函数Xi和Y（S0…S3控制）,然后再将X,Y和进位数通过全加器进行全加，就是ALU的逻辑结构。

即 X=f（A，B)

Y=f（A，B）

不同的控制参数可以得到不同的组合函数,因而能够实现多种算术运算和逻辑运算。对两个一位二进制数及来自低位的“进位”进行相加，产生本位“和”及向高位“进位”。全加器有三个输入端，二个输出端，其真值表如下所示。

表3-1 一位全加器真值表

Ai Bi Ci-1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 23

Si Ci 0 0 1 0 1 0 0 1 1 0 0 1 西北工业大学明德学院本科毕业设计论文

1 1 0 1 1 1 0 1 1 1

3.2实现一位全加器功能的原理图设计

3.2.1一位全加器原理图

根据一位全加器逻辑表达式和真值表设计其原理图如图3-1

图3-1 一位全加器原理图

对一位全加器逻辑表达式进行分析而后转化成为与非的形式便得到如上图所示的原理图。该原理图由2个异或门和3个两输入与非门构成并实现。

3.2.2基于S-edit的一位全加器设计 1、异或门的原理图设计与编辑

异或门 （英语：Exclusive-OR gate，简称XOR gate，又称EOR gate、ExOR gate）是数字逻辑中实现逻辑异或的逻辑门。有多个输入端、1个输出端，多输入异或门可由2输入异或门构成。若两个输入的电平相异，则输出为高电平1；若两个输入的电平相同，则输出为低电平0。亦即，如果两个输入不同，则异或门输出高电平。

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逻辑表达式：

（⊕为“异或”运算符） （3-3）

表3-2 异或门真值表

A 0 0 1 1 B 0 1 0 1 输出Y 0 1 1 0

为实现该逻辑电路我们用到了3个pmos、3个nmos以及高电平Vdd和低电平Gnd，其逻辑电路图如图3-2所示

图3-2异或门原理图

打开S-edit程序并另存新文件：选择file—save as命令，打开另存为对话框，选择路径，输入文件名并保存。

从组建库引用模块：所用到的模块有pmos、nmos、Vdd与Gnd四个模块。其方法为：选择module—symbol brower命令，在module列表中选取mosfet_n

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选项，点击place按钮以及close按钮，则会在编辑框中内出现mosfet_n符号。其他的符号以此类推nmos和pmos需要三个，Vdd、Gnd只需一个。

编辑异或门：按住Alt键拖动鼠标，可移动各对象。注意，在两对象连接处，个节点上的小圈圈消失即代表连接成功。

加入联机：将8个对象排列好后再利用左边的联机按钮，完成各端点的的信号连接，按鼠标右键可终止联机。当联机与组件节点正确连接时，节点上的小圆圈同样会消失，但若有三个以上的联机或组件节点连在一起时，则会出现实心圆圈。最终如下图所示：

图3-3 S-edit下异或门原理图

2、两输入与非门

两输入与非门由两个pmos和两个nmos，外加高点高电平Vdd、接地端Gnd各一个以及导线组成。

（1）打开程序并另存新文件：选择file—save as命令，打开另存为对话框，选择路径，输入文件名并保存

（2）从组建库引用模块：所用到的模块有pmos、nmos、Vdd与Gnd四个模块。其方法为：选择module—symbol brower命令，在module列表中选取

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mosfet_n选项，点击place按钮以及close按钮，则会在编辑框中内出现mosfet_n符号。其他的符号以此类推nmos和pmos需要两个，Vdd、Gnd只需一个。

（3）编辑与非门：按住Alt键拖动鼠标，可移动各对象。注意，在两对象连接处，个节点上的小圈圈消失即代表连接成功。

（4）加入联机：将6个对象排列好后再利用左边的联机按钮，完成各端点的的信号连接，按鼠标右键可终止联机。当联机与组件节点正确连接时，节点上的小圆圈同样会消失，但若有三个以上的联机或组件节点连在一起时，则会出现实心圆圈。最终如下图所示：

图3-4 S-edit下两输入与非门原理图

3、得到最终原理图

如前，该一位全加器逻辑图由2个异或门和3个两输入与非门构成并实现。 （1）复制与非门：选中要复制的与非门按住ctrl拖动鼠标，移到适当地位置松开鼠标左键即可。

（2）编辑全加器：选中与非门按住Alt键拖动鼠标，移动各对象。制动到合适的位置为下一步做准备。

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（3）加入联机：按照一位全加器的逻辑框图进行联机。尽量以整齐清楚为原则。当联机与组件节点正确连接时，节点上的小圆圈同样会消失，但若有三个以上的联机或组件节点连在一起时，则会出现实心圆圈。

（4）加入输入端口和输出端口：选择输入端口按钮，再到工作区用鼠标选择要连接的端点，打开edit selected port对话框，在name文本框输入“Ai”，依照相同方法在其它两个输入端，对应的位置加入端口“Bi”和“Ci-1”； 再选择输出端口按钮，再到工作区用鼠标选择对应的连接的端点，打开对话框的name文本框中输入“Si”和“Ci”。 最终如下图所示：

图3-5 S-edit下一位全加器原理图

3.2.3 一位全加器的电路图仿真

1、操作流程：点击原理图右上角T-spice按钮——加载包含文件——参数设定——电源设定——分析设定——显示设定——执行模拟——显示结果。 2、根据以上流程在T-spice文件Edit-Insert Command下对电路进行设置如图3-6所示。

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图3.6 T-spice仿真设置

3、在w-edit中观看模拟结果图形显示，选择工具图样分离，即可分别看到输入端口v（Ai）、v（Bi）、v（Ci-1）和输出端口v（Si）、v（Ci）的波形。

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图3-7 一位全加器仿真波形

如图由上向下依次为Ci-1、 Si、 Ci、 Bi、 Ai的波形。

由前所知，一位二进制全加器是对两个一位二进制数及来自低位的“进位”进行相加，产生本位“和”及向高位“进位”。与真值表进行对比

表3-3一位全加器真值表

Ai Bi Ci-1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 Si Ci 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1

在图3-7的波形中我们可以看到：

在输入Ai Bi Ci-1为0 0 0时，输出Si Ci输出为0 0 在输入Ai Bi Ci-1为1 0 0时，输出Si Ci输出为1 0 在输入Ai Bi Ci-1为0 0 1时，输出Si Ci输出为1 0

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在输入Ai Bi Ci-1为0 1 0时，输出Si Ci输出为1 0 在输入Ai Bi Ci-1为1 0 1时，输出Si Ci输出为0 1 在输入Ai Bi Ci-1为0 1 1时，输出Si Ci输出为0 1 在输入Ai Bi Ci-1为1 0 1时，输出Si Ci输出为0 1 在输入Ai Bi Ci-1为1 1 1时，输出Si Ci输出为1 1

与真值表切合，所以综上所述，图3-7的仿真波形是完全正确的。

3.3本章小结

本章对一位全加器的原理进行了逻辑分析，详列出了输入输出真值表。同时根据一位全加器原理和真值表设计了由2个异或门及3个与非门级联得到的一位全加器原理图。基于S-edit绘制编辑了异或门，两输入与非门原理图。最后将其根据原理图进行合并级联的到完整的全加器原理图，再将原理图转化成T-spice文件，进行电路设置得到仿真图形。

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第四章 一位全加器的版图设计

4.1 确定一位全加器版图结构

根据第三章中的原理图，可得到该一位全加器版图是由两个异或门电路及三个与非门电路级联而成。

图4-1一位全加器原理图

4.2 源漏共享缩小版图面积

A B A B A B A B C C

图4-2源漏共享原理图解1

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C C

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将所有A点连接在一起，所有B点连接在一起，所有C点连接在一起构成一个完整的器件。最小间隔规则迫使各晶体管分开，不同的端点之间必须间隔一个最小的距离，但这样的连接方式浪费了大量的空间。

A B B A A B B A C C C C 图4-3源漏共享图解2

晶体管的源漏对称可互换，将第二个、第四个器件左右翻转，两个B点彼此相对两个个A点彼此相对，两个晶体管之间更加靠近。

A B A B A C C C C

图4-4源漏共享图解3

将第一个、第二个晶体管原先独立的源漏区合并，这个合并的区域既可以是一个晶体管的源，同时也可以是另外一个晶体管的漏，继续合并直到所有的晶体

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管之间端点组接成对。这样不仅消除了晶体管之间的空间，而且，通过合并器件的相关部分使空间更节省。只要是相同的端点，任何两个相邻的晶体管都可以采用源－漏共用技术。通过源漏共享可有效缩减版图面积

4.3 版图所需基础器件绘制编辑

4.3.1 Pmos、Nmos等基础器件编辑

根据下列规则对Pmos、Nmos进行绘制编辑得到其版图；

1、无论在电路图中还是在版图中，PMOS晶体管都与VDD相连接； 2、在电路图和版图中，NMOS晶体管都与VSS相连接；

3、在电路图和版图中，NMOS晶体管和PMOS晶体管的栅极有相同的IN信号，而其漏极有相同的OUT信号； 4、两种晶体管的宽度不同；

5、对于N阱来说，N＋区域实际上是与VDD相连接的，而电路图中没有显示这一连接关系；

6、对于衬底来说，P＋区域实际上是与VSS相连接的，而电路图中没有显示这一连接关系。

图4-5 Pmos版图

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图4-6 Nmos版图

画完要进行设计规则检查，点击菜单Tool—DRC，如下图所示：

图4-7 mos管DRC验证

如果无DRC错误可进行之后的器件绘制.如果存在错误在规则下进行修改。

4.3.2 两输入与非门与异或门的绘制编辑

根据之前与非门和异或门原理图，将Pmos、Nmos进行级联合并组合成如下图的两输入与非门和异或门。

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图4-8 两输入与非门

上图是两输入与非门的原理图与版图对比，上半部分由2个PMOS并联，下部由2个NMOS串联进行级联得到两输入与非门。

图4-9 异或门版图

根据前文的异或门原理图，将POM、NMOS进行组合级联得到异或门版图。

4.3.3源漏共享得到版图

将3个量输入与非门进行源漏共享合并成如下图所示的版图：

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图4-10 三个两输入与非门源漏共享图

图4-11 异或门源漏共享图

4.4 绘制最终一位全加器版图

接下来一位全加器原理图与版图进行对比，将前面绘制好的异或门、与非门进行合并级联，得到最终的一位全加器版图。

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图4-12一位全加器原理图

图4-13 一位全加器版图

由原理图可看出上半部分由2个异或门构成，下半部分由3个两输入与非门构成。Ai Bi为其中一异或门的输入，同时也是下端一与非门的输入。前一异或门的输出与Ci-1同为第二个异或门的输入，输出为Si。同时前面异或门的输出与Ci-1同为下侧一与非门输入，两个与非门的输出同为最后一与非门的输入，输出为Ci。由此完成一位全加器版图绘制。

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4.5一位全加器版图仿真

4.5.1转化成T-Spice文件

点击菜单按钮EXT，输出.spc文件（该文件自动保存在一位全加器版图设计文件的目录下）

图5-12版图转化为T-spice文件

点击Run，到版图设计文件的目录下打开该文件。如下图所示：

图4-13 T-spice版图设计文件

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4.5.2添加仿真命令

设定VDD的电压值为5.0v，在T-Spice 中选择Edit---Insert Command 命令设定，source name设为vvdd单击Insert Command 按钮，则会出现“vvdd VDD GND 5.0”文字。

设定Ai的输入信号：为了了解电路的正确性，需要观察输入与输出的波形变化，添加仿真激励出现va Ai GND PULSE (0 5 50n 0n 0n 75n 150n)字样。数字分别表示低电平、高电平、延迟、上升时间、下降时间、持续时间、周期。

设定Bi输入信号： vb Bi GND BIT ({0011} lt=50n ht=50n on=5 off=0 rt=0n ft=0n)字样。

设定Ci输入信号： vci Ci GND PWL (0ns 0v 200ns 0v 205ns 5v 400ns 5v)。 分析设定：.tran 1n 400n。

输出设定： print tran v(Ai) v(Bi) v(Ci) v(Si) v(Ci-1)。

图4-14 添加仿真数据后的T-spice文件

4.5.3.得仿真波形

点击菜单按钮

，得到仿真波形。

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图4-15一位全加器仿真波形

在输入Ai Bi Ci-1为0 0 0时，输出Si Ci输出为0 0 在输入Ai Bi Ci-1为1 0 0时，输出Si Ci输出为1 0 在输入Ai Bi Ci-1为0 0 1时，输出Si Ci输出为1 0 在输入Ai Bi Ci-1为0 1 0时，输出Si Ci输出为1 0 在输入Ai Bi Ci-1为1 0 1时，输出Si Ci输出为0 1 在输入Ai Bi Ci-1为0 1 1时，输出Si Ci输出为0 1 在输入Ai Bi Ci-1为1 0 1时，输出Si Ci输出为0 1 在输入Ai Bi Ci-1为1 1 1时，输出Si Ci输出为1 1

图4-15中由上到下波形依次为Ci-1 Si Ci Bi Ai与之前真值表进行对比证明仿真正确，本次版图设计成功。

4.6 本章小结

本章首先对原理图中的基本器件进行编辑绘制，得到PMOS、NMOS版图。在通过对PMOS、NMOS版图进行合并级联得到异或门和两输入与非门版图。同时在为了缩小版图面积完善版图时又介绍了版图的源漏共享原理，最后得到优化后的版图合并得到最终一位全加器版图。第五节将版图转化成为T-spice文件，添加仿真命令得到输出的仿真波形。将波形与真值表进行比较分析，证明仿真正确。

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参考文献

[1] Christopher Saint, Judy Saint. 集成电路版图基础—实用指南[J].清华大学出版社， 2006.10 （2）:132-145.

[2] R.Jacob Baker, Harry W. Li/David E. Boyce. CMOS电路设计[M].技术出版社，2006.01.

[3] Alan Hastings. 模拟电路版图艺术[M]. 清华大学出版社，2007.09. [4] P.E.艾伦.D.R. CMOS模拟电路设[M]. 科学出版社，1995.02. [5] 曾庆贵. 集成电路版图设计[M]. 机械工业出版社， 2008.02.

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致 谢

四年的求学生涯在师长，亲友的大力支持下，走的辛苦却也收货满囊，在本次论文即将付梓之际我思绪却无法平静。

本次设计能够顺利完成除了本人的认真努力外，也得到了老师、同学等多方面的帮助，尤其是保慧琴老师的悉心教导使得我能够将所学知识与实际设计联系在一起并成文。无论是论文格式、框架内容、细节知识点，还是修订更正保老师都认真负责的提供了帮助，没有保老师的帮助也就没有这篇论文。

求学是艰苦的但有时快乐的，感谢我的导员陈婧老师，谢谢她这四年为我们全班所做的一切，她不求回报，无私奉献的精神很让我感动，同时还要感谢大学四年来所有的老师，为我们电子科学与技术专业提供了大量的知识营养，在此，我向你们报以深切的感谢于祝福。

我不会忘记这难忘的几个月的时间。在我徜徉书海查找资料的日子里，面对无数书本的罗列，最难忘的是每次找到资料时的激动和兴奋；亲手设计电路图的时间里，记忆最深的是每一步小小思路实现时那幸福的心情；为了论文我曾赶稿到深夜，但看着亲手打出的一字一句，心里满满的只有喜悦毫无疲惫。我从资料的收集中，掌握了很多版图的知识，让我对我所学过的知识有所巩固和提高，在整个过程中，我学到了新知识，增长了见识。

最后，要感谢我的父母，他们不仅培养了我对科技发展的浓厚兴趣，让我在漫长的人生道路中找到了未来前进的方向，而且也为我能够顺利完成学业提供了巨大的支持和帮助。在未来的日子里，我会更加努力的学习工作，不辜负父母对我的殷切希望！

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毕业设计小结

2014年3月，我开始了我的毕业论文工作，时至今日，论文基本完成。从最初的茫然，到慢慢的进入状态，再到对思路逐渐的清晰，整个写作过程难以用语言来表达。历经了几个月的奋战，紧张而又充实的毕业设计终于落下了帷幕。回想这段日子的经历和感受，我感慨万千，在这次毕业设计的过程中，我拥有了无数难忘的回忆和收获。

3月中旬，在与导师的交流讨论中我的题目定了下来，是一位全加器版图设计与模拟。当选题报告，开题报告定下来的时候，我当时便立刻着手资料的收集工作中，当时面对浩瀚的书海真是有些茫然，不知如何下手。我将这一困难告诉了导师，在导师细心的指导下，终于使我对自己现在的工作方向和方法有了掌握。

在搜集资料的过程中，我在学校图书馆，图书馆搜集资料，还在网上查找各类相关资料，将这些宝贵的资料全部摘记下来，尽量使我的资料完整、精确、数量多，这有利于论文的撰写。然后我将收集到的资料仔细整理分类，及时拿给导师进行沟通。

4月初，资料已经查找完毕了，我开始着手Tanner 软件的学习熟练与使用。在学习过程中遇到困难我就及时和导师联系，并和同学互相交流，请教专业课老师。在大家的帮助下，困难一个一个解决掉，对L-edit、S-edit软件较为熟悉。

4月底，一位全加器的原理图及仿真已经完成。5月开始进行相关图形的绘制工作和论文的排版工作。为了画出自己满意的示意图表等，我仔细学习了Excel以及word的绘图技术。在作图初期费了很大的力气和周折作的图还是不好，经过导师的指导，我逐渐掌握了技巧，我逐渐掌握了画图的技巧。在老师的指导下我也完成了论文的排版工作。论文的初稿基本完成。

5月底，我把我完成的初稿交给老师，老师根据我写的论文进行了耐心的指导，从图形的格式、公式的格式、论文的重点和文献综述方面都一步一步的教导

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了我。经过老师的细心指导我对论文的内容格式等进行了一定的修改。

当我终于完成了所有打字、绘图、排版、校对的任务后整个人都很累，但同时看着电脑荧屏上的毕业设计稿件我的心里是甜的，我觉得这一切都值了。这次毕业设计的制作过程是我的一次再学习，再提高的过程。

在信息时代，学习是不断地汲取新信息，获得事业进步的动力。走上实习岗位后，我更清楚地意识到要用先进的理论武装头脑，用精良的业务知识提升能力，以广博的社会知识拓展视野。只有将理论付诸于实践才能实现理论自身的价值，也只有将理论付诸于实践才能使理论得以检验。同样，一个人的价值也是通过实践活动来实现的，也只有通过实践才能锻炼人的品质，彰现人的意志。所以我要完善自己的理论知识才能更好地投入于实践中去。

其次从学校走向社会，首要面临的问题便是角色转换的问题。从一个学生转化为一个单位人，在思想的层面上，必须认识到二者的社会角色之间存在着较大的差异。学生时代只是单纯的学习知识，而社会实践则意味着继续学习，并将知识应用于实践，学生时代可以自己选择交往的对象，而社会人则更多地被他人所选择。诸此种种的差异。不胜枚举。但仅仅在思想的层面上认识到这一点还是不够的，而是必须在实际的工作和生活中潜心体会，并自觉的进行这种角色的转换。

学习成绩不是非常好，但我却在学习的过程中收获了很多。随着学习的进步，我不止是学到了公共基础学科知识和很多专业知识，我的心智也有了一个质的飞跃，能较快速的掌握一种新的技术知识，我认为这对于将来很重要。在学习知识这段时间里，我更与老师建立了浓厚的师生情谊。老师们的谆谆教导，使我体会了学习的乐趣。我与身边许多同学，也建立了良好的学习关系，互帮互助，克服难关。现在我已经接近毕业，正在做毕业设计，更锻炼了自我的动手和分析问题能力，受益匪浅。 脚踏实地，认真严谨，实事求是的学习态度，不怕困难、坚持不懈、吃苦耐劳的精神是我在这次设计中最大的收益。我想这是一次意志的磨练，是对我实际能力的一次提升，也会对我未来的学习和工作有很大的帮助。

在这次毕业论文撰写中也使我们的同学关系更进一步了，同学之间互相帮助，有什么不懂的大家在一起商量，听听不同的看法对我们更好的理解知识，所以在这里非常感谢帮助我的同学。

在此更要感谢我的导师和专业老师，是你们的细心指导和关怀，使我能够

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顺利的完成毕业论文。在我的学业和论文的研究工作中无不倾注着老师们辛勤的汗水和心血。老师的严谨治学态度、渊博的知识、无私的奉献精神使我深受启迪。从尊敬的导师身上，我不仅学到了扎实、宽广的专业知识，也学到了做人的道理。在此我要向我的导师致以最衷心的感谢和深深的敬意。

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