多功能数字钟 - 图文

姓名： 学号： 0908320112 班级： 09042102

院系： 专业： 指导老师：实验时间：

EDA实验II 多功能数字钟

方超 电子工程与光电技术学院 电子信息工程 花汉兵

年10月24日——11月28日 2011 目录

摘要与关键字----------------------------------------3 实验要求说明----------------------------------------4

实验内容--------------------------------------------4 实验目的--------------------------------------------4 实验要求--------------------------------------------4

整体电路设计原理------------------------------------4

电路原理--------------------------------------------4 整体电路图------------------------------------------5

各子模块设计原理------------------------------------5 分频电路--------------------------------------------5

计时电路--------------------------------------------7

报时电路-----------------------------------------9

校时校分、清零保持电路------------------------------10 译码显示电路----------------------------------------11 闹钟电路--------------------------------------------12 音乐报时电路----------------------------------------16

调试仿真及下载--------------------------------------20 设计感想--------------------------------------------20

问题与解决------------------------------------------21 收获与感受------------------------------------------21

参考文献--------------------------------------------21

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摘要

本次实验的主要目的是熟悉QUARTEUS-Ⅱ软件的使用方法，和实现FPGA电路设计的一般流程。本次试验的主要内容是利用ALTERA公司的QUARTUSⅡ开发平台，对Cyclone系列的EP1C12Q240C8芯片进行开发，以实现一周计时的数字钟。具体功能有：计时，保持，校时校分，清零，闹铃，音乐整点报时等。硬件测试与软件仿真的结果吻合。这次实验说明了数字电路的优势明显，是现在很多电子线路在设计时的首选。由于FPGA的集成度高，使得FPGA在现在超大规模集成电路时代应用广泛。

关键字：FPGA QURATUSⅡ 数字钟 超大规模集成电路

Abstract

The main purpose of this experiment is to make us be familiar with the usage of QUARTEUS-Ⅱand the procedure of realizing FPGA circuits. The report mainly talks about the development of EP1C12Q240C8 chip in Cyclone series to implement a digital clock. It contains following functions: timing, keep, hour&minute adjust, alarm, ringing on the hour. The hardware testing result correspond with the software simulation result. This experiment proves that digital circuits have obvious advantages to be the first choice in the circuit design. Due to the high integration of FPGA, it is widely applied in VLSI.

Keywords: FPGA QURATUSⅡ digital clock VLSI

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实验要求说明

一.实验内容

利用QuartusII软件设计一个数字钟，可以完成00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时、闹钟等功能,并下载到SmartSOPC实验系统中。

二.实验目的

1. 熟悉QUARTUSII软件的使用方法,和实现FPGA电路设计的一般流程。 2. 掌握较为复杂的逻辑电路的设计方法。 3. 了解verilog语言编程。

三.实验要求

1. 设计计时电路，完成0时0分00秒～23时59分59秒的计时功能。 2. 清零电路,在任何时候，按动清零开关可以进行计时器清零。 3. 保持电路,在任何时候，按动使能控制开关可以控制系统的使能。

4. 设计音乐报时电路，使数字计时器从59分53秒开始报时，每隔一秒发一声，共三声低音，一声高音；即59分53秒、59分55秒、59分57秒发低音，59分59秒发高音。之后持续一段音乐。

5. 设计校分电路，在任何时候，拨动校分开关，可以进行快速校分； 设计校时电路，在任何时候，拨动校时开关，可以进行快速校时。 6. 闹钟设定功能。

整体电路设计原理

一.电路原理

数字钟说到底就是计数器，只是它的工作频率为1HZ。时分秒各有两位，周一位。其中周位为模7计数器，时位为一个模24计数器，分位和秒位为模60计数器。秒位每秒加一，分位每六十秒加一,时位每60分加一，周位每24时加一。这就是低位的进位信号可以用来驱动高位，这也就是数字钟的最本质的原理。至于校时和校分电路则只需要用一个开关来控制即可，开关处于一个状态时正常计数，处于另一个状态时位或分位以另外提供的频率工作。整点报时即当计时满足一定的条件时驱动扬声器即可。而闹钟也类似，只是用一个比较器进行比较，只要设定的闹铃时间跟数字钟的时间相等时便驱动扬声器工作，但是闹钟需要一个单独的计数器来设定闹铃时间。最后就是动显部分，动态显示说到底利用的就是人眼的视觉惰性，在闪烁频率大于48HZ时人眼便感觉不到闪烁。利用这个原理可以使几个数码管以比较高的频率进行工作，这样就可以实现动态显示。

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电子设计框图如下

译码显示电路 脉冲发生电路 计时电路 报时电路 校分电路 清零电路

二.整体电路图

各子模块设计原理

一. 分频电路的设计

脉冲发生电路是为计时器提供计时脉冲的，因为设计的是计时器，所以需要产生1Hz的脉冲信号。EDA实验系统的输入时钟为48MHz，那么要产生1Hz的脉

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冲信号，则要对输入时钟48MHz进行分频，依次进行24分频、两次1000分频、2分频即可得到1Hz的脉冲信号。同理可以得到校时校分电路所需的2Hz及报时电路所需的500Hz及1KHz。 分频电路总图：

2分频电路图：

2分频仿真波形：

3分频电路图：

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3分频仿真波形：

8分频电路：

8分频仿真波形：

10分频电路：

10分频仿真波形：

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二．计时电路的设计

由于分位和秒位都是60进制、时位是24进制、周位是7进制，故可以分别设计模60、模24和模7计数器，完成秒、分、小时、周的计时。 1. 模60 1）电路图：

2）仿真波形：

2. 模24 1）电路图：

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2）仿真波形：

3. 模7

1）电路图：

2）仿真波形：

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4. 计时模块总图：

三．报时电路的设计

电路每小时进行一次报时，从59分53秒开始报时，每隔一秒发一声，共三声低音、一声高音。即59分53秒、59分55秒、59分57秒为低音，59分59秒为高音。实际上，需要在某一时刻报时，就将该时刻输出为“1”的信号作为触发信号，选通报时脉冲信号，进行报时即可。 总结得出公式为： F =59’51’’*(2’*f3+4’*f3+8’*f4) ，其中F为最后要传到扬声器中的信号,f3为500HZ信号，f4为1KZ的信号。 具体电路图如下：

仿真波形：

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四．校分、校时电路及清零、保持电路的设计

K1是系统的使能开关（K1=0正常工作，K1=1时钟保持不变）；

K2是系统的清零开关（K2=0正常工作，K2=1时钟的周、时、分、秒全清零）； K3是系统的校分开关（K3=0正常工作，K3=1时可以快速校分）； K4是系统的校时开关（K4=0正常工作，K4=1时可以快速校时）；

校分可通过K3来选择2hz快速校分脉冲或由秒位来得进位信号作为分位的计时脉冲，校时也是如此。清零可通过K2控制所有位的清零端，使它们同时清零。保持可让1hz计时信号通过一个与门，由K1控制与门的通断。由于拨动开关时会有抖动，这在校分校时时会使时间乱跳，因此必须在开关后加消颤电路。这里用D触发器消颤，因为D触发器的输出端只在时钟的上升沿变化，而其他时刻保持上一次的电平。实践表明，D触发器的消颤效果不错。 校分电路：

校时电路：

清零电路：

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保持电路：

五．译码显示电路的设计

1. 原理：

本次实验中用到七位数码显示即七个数码显示管,为控制七个数码管循环点亮,首先用74161设计一个模八计数器。后将其输出经过一个三--八译码器74138输出位地址。再用4个8选1数据选择器设计一个32选4的总线数据选择器（可定制），用三位地址选出7个不同的四位BCD码，并送至7447进行码转换，将BCD码转换成数码管相应的段码。每个数码显示管同步显示需要显示的数字，由于同一时间至点亮一个数码管，用较高的频率来数码管循环显示，利用人眼的视觉惰性，就实现了动态显示功能。 2. 电路图：

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六．闹钟电路的设计

首先闹钟要有独立的闹钟时间设定电路。为了方便随时查看、修改闹钟时间，闹钟的时位和分位的值也要在数码管上显示，而数码管有限，所以需要设计一个选择显示电路来切换时钟时间和闹钟时间。当时钟时间和闹铃时间重合时，蜂鸣器会响。此时需要一个比较电路来判断两者是否相等。

闹钟时间设定电路其实是计时电路的简化版。它只包括校时、校分。闹钟时间设定电路的原理图如下：

选择显示电路是一个总线型2选1数据选择器，可用一个开关作为地址。选择显示电路的封装图如下：

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原理图如下：

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本文来源：https://www.bwwdw.com/article/o5jv.html