单工无线发射接收系统

目 录

1 绪论 ................................................................ 1 2 无线通讯 ............................................................ 1 2.1 无线电的发送 ........................................................ 2 2.2 无线电的接收 ........................................................ 2 2.3 无线通信距离的计算 .................................................. 3 2.4 无线电传输优点 ...................................................... 4 2.5 调频波 .............................................................. 4 3 系统设计 ............................................................ 6 3.1 总体设计方案 ........................................................ 6 3.2 方案论证与比较 ...................................................... 7 4 单元电路设计 ........................................................ 9 4.1 音频无线发射电路的设计 .............................................. 9 4.2 音频无线接收电路的设计 ............................................. 13 4.3 电源模块设计 ....................................................... 19 5 系统测试 ........................................................... 20 5.1 分级调试 ........................................................... 20 5.2 统调 ............................................................... 21 5.3 发射机频率测试和峰值功率测试 ....................................... 21 5.4 测试使用的仪器 ..................................................... 22 6 结论 ................................................................ 23 参考文献 .............................................................. 24 致 谢 ................................................................ 25 英文资料及中文翻译 .................................................... 26

1 绪论

随着无线电技术的发展，通讯方式也从传统的有线通讯逐渐转向无线通讯。由于传统的有线传输系统有配线的问题，较不便利，而无线通讯具有成本廉价、建设工程周期短、适应性好、扩展性好、设备维护容易实现等特点，故未来通讯方式将向无线传输系统方向发展。同时，实现系统运行的最小功耗是现代电子系统的普遍取向，也是绿色电子的基本要求。因而，如何通信才能使系统稳定、高效、节能的运行，成为系统开发过程中必须加以考虑的主要内容。

传统的无线发射接收系统，存在着电路复杂、灵敏度低、噪声大、不易调谐等缺点。本设计采用载波的瞬时频率随传播信号的变化规律而变化的调制方法，即调频方法。调频要求工作波长极短，但由于它不怕余波干扰，不串台，所以具有极好的接收性能，而且还能播送和接收立体声信号。此外，语音信号采用调频方式与调幅相比，有利于改善输出音频信号的信噪比，以保证语音业务的可靠传输。

本设计中采用调频立体声接收机集成芯片优化电路，使得接收灵敏度大为改善，外围元件极少。同时采用锁相环技术，增强锁定频率信号准确度。接收机采用电容分压式滤波器，具有动态范围大，调整方便的特点。

2 无线通讯

通常，人的说话声、音乐声等各种声音的传播距离是很短的，当人大声喊叫时，能在三十米外听清楚已是不容易了。低频率的电信号实际上不可能以电磁波的形式从天线有效地辐射到空间去，只有当馈送到天线的电流频率足够高，及波长足够短，短到能与天线的尺寸相比拟，才会有足够的电磁能辐射出去。因此，要想不用导线传送信号，只能借助于高频电磁波，由它将低频信号“携带”到空间去。将声频电信号寄载在高频正弦波上（称为调制）利用天线发射成无线电波，用无线电波来载低频电信号，就可以不用导线在空间传播很远。

将声频电信号寄载在高频正弦波上，是用声频电信号去控制等幅高频正弦波的某一参数（振幅、频率或初相位）来达到的，即使该参数按声频电信号的规律去变化。当控制的是高频正弦波的幅度时，这种调制称为幅度调制或简称调幅。同样，当被控制的是高频正弦波的频率或初相位时，则分别成为频率调制或相位调制，简称调频或调相。经过调制的高频正弦波称为已调波，或称为无线电信号。由此可见，等幅的高频正弦波实际上起着运载声频信号的运输工具的作用，所以在无线电技术中常称它为载波。载波的频率一般从几百赫兹到几千兆赫兹。

一个导体如果载有高频电流，就有电磁能向空间辐射。电磁能是以波的形式向外传播的，称为电磁波。高频率的电流称为载波电流或简称为载波。这种频率称为载波频率或射频。载有载波电流，使电磁能以电磁波形式向空间发射的导体，称为发射天

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线。如果我们设法用电报或电话信号控制载波电流，则电磁能中就含有所要发送的电报或电话信息，这就是无线电信号发送的过程。在接收端，首先由接收天线将收到的电磁波还原为与发送端相似的高频电流。然后经过检波，取出原来的电报或电话信号，就完成了无线电通信。对于无线电通信来说传输媒质为自由空间。如果传输媒质为电缆或光纤，就组成了有线载波通信系统，其中传输媒质为光纤的通信系统又称为光纤通信。

2.1 无线电的发送

从上面的简略叙述可知，要完成无线电通信，首先必须产生高频率的载波电流，然后设法将电报或电话信号“加到”这载波上去。在无线电技术中采用振荡器来产生高频电流。振荡器是无线电发送设备的基本单元。为了发送电报信号，可以加一个电键来控制供给振荡器的直流电源，即得到如图2-1所示的无线电报发射机方框图。电源接通时，振荡器发生高频电流i；电源断开时，振荡器没有高频电流送出。高频电流送至发射天线，转变为电磁波（包含了所要传送的电报信号）发射出去[1]。

振荡器 直 流 电 源 （a）方框图 （b）发射电流波形

图2-1 无线电报发射机的基本原理图

电键 时间

i 发射 天线

2.2 无线电的接收

无线电信号的接收过程正好和发送过程相反。在接收处，先用接收天线将收到的电磁波转变为已调波电流，然后从已调波中检出原始信号。这一过程正好和发送相反，称为解调（接收调幅信号时，也叫检波。接收角度调制信号时，也叫鉴频或鉴相）。最后再用听筒或者扬声器（喇叭）将检波取出的音频电流变为声能，人就听到了发射机处发送的语言、音乐等信号。因此，最简单的接收机就是一个检波器。

但是，接收天线所收到的电磁波很微弱。为了提高接收机的灵敏度，可在检波器之前加一级至几级高频小信号放大器，然后再检波。检波之后，再经过适当的低频放大，最后送到扬声器或耳机中转变为声音。这样就得到如图2-2所示的接收机方框图。

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图2-2 直接放大式接收机方框图

2.3 无线通信距离的计算

这里给出自由空间传播时的无线通信距离的计算方法。所谓自由空间传播系指天线周围为无限大真空时的电波传播，它是理想传播条件。电波在自由空间传播时，其能量既不会被障碍物所吸收，也不会产生反射或散射。

通信距离与发射功率、接收灵敏度和工作频率有关。下面用公式说明在自由空间下电波传播的损耗。

Los?32.44?20lgd(Km)?20lgf(MHz) （2.1） Los是传播损耗，单位为dB

d是距离，单位是Km

f是工作频率，单位是MHz

由上式可见，自由空间中电波传播损耗（亦称衰减）只与工作频率f和传播距离

d有关，当f或d增大一倍时，Los将分别增加6dB。

下面举例说明一个工作频率为433.92MHz，发射功率为＋10dBm(10mW)，接收灵敏度为-105dBm的系统在自由空间的传播距离。

由发射功率+10dBm，接收灵敏度为-105dBm可得：

Los = 115dB 。

由Los、f可计算得出：

d=30.974公里 。

这是理想状况下的传输距离，实际的应用中可能低于该值，这是因为无线通信要受到各种外界因素的影响，如大气、阻挡物、多径传播等造成的损耗，将上述损耗的参考值计入上式中，即可计算出近似通信距离。

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假定大气、遮挡等造成的损耗为25dB，可以计算得出通信距离为：

d=1.742公里 。

2.4 无线电传输优点

无线通讯方式与有线通讯相比主要有如下优点： ⑴ 成本廉价

有线通信方式的建立必须架设电缆，或挖掘电缆沟，因此需要大量的人力和物力；而用无线电台建立无线语音传输方式则无须架设电缆或挖掘电缆沟，只需要在每个终端连接无线电台和架设适当高度的天线就可以了。相比之下用无线电建立语音传输通道，节省了人力物力，投资是相当节省的。当然在一些近距离的语音通讯系统中，无线的通讯方式并不比有线的方式成本低，但是有时候实际的现场环境难以布线，客户根据现场环境的需要还是会选用无线的方式来实现通讯。 ⑵ 建设工程周期短

当要把相距数公里到数十公里距离的远程站点相互连接通讯的时候，采用有线的方式，必须架设长距离的电缆或者挖掘漫长的电缆沟，这个工程周期可能就需要数个月的时间，而用无线发射接收系统建立无线语音传输的方式，只需要架设适当高度的天线，工程周期只需要几天或者几周就可以，相比之下，无线的方式可以迅速组建起通信链路，工程周期大大缩短。 ⑶ 适应性好

有线通讯的局限性太大，在遇到一些特殊的应用环境，比如遇到山地、湖泊、林区等特殊的地理环境或是移动物体等布线比较困难的应用环境的时候，将对有线网络的布线工程有着极强的制约力，而用无线发射接收系统建立无线语音传输方式将不受这些限制，所以说用无线发射接收系统建立专用无线语音传输方式将比有线通讯有更好的更广泛的适应性，几乎不受地理环境限制。 ⑷ 扩展性好

在用户组建好一个通讯网络后，常常因为系统的需要增加新的设备。如果采用有线的方式，需要重新的布线，施工比较麻烦，而且还有可能破坏原来的通讯线路，但是如果采用无线电台建立无线语音传输方式，只需将新增设备与无线电台相连接就可以实现系统的扩充了，相比之下有更好的扩展性。 ⑸ 设备维护上更容易实现

有线通讯链路的维护需沿线路检查，出现故障时，一般很难及时找出故障点，而采用无线发射接收系统建设，则没有线路维护的困难。

2.5 调频波

频率调制又称调频（FM），是使高频振荡信号的频率按调制信号的规律变化，而

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振幅保持恒定的一种调制方式。调频波用英文字母FM表示。调频信号的解调称为鉴频或频率检波。

设调制信号为

U?(t)?U?mcos?t （2.2）载波信号为

（2.3） UC(t)?UCmcos?Ct 调频时，载波电压振幅度Ucm 不变，而载波瞬时间频率则随调制信号规律变化，即为

（2.4） ?(t)??c?KfU?(t)??c???(t) 式中ωc为载波角频率，又称为调频波中心频率；

Kf为比例常数表示载波频率变化随调制信号变化的程度大小。 其值由调频电路决定，单位是弧度/秒2伏（rad/s2v）；

??(t)?KfU?(t)为瞬时角频率相对于中心频率的频率偏移，简称频偏。最大频偏与调制信号的振幅成正比，而与调制信号的频率无关。这是调频波的基本特征。 调频后载波瞬时相位也会产生变化，其瞬时相位为

tt（2.5） ??t???0?(t)dt??ct?kf?0U?(t)dt??ct???(t)

式中，ωct 为未调频时载波相位；

t???t??Kf?0U?(t)d?

为调频后，瞬时相位相对于?ct的相位偏移。 调频波的数字表示式为

t（2.6） UFM?t??Ucos[?ct?Kf?0U?(t)dt]

根据(2.6)式可画出调频波的波形图，如图2-3所示。 调制信号 载波 调频波 图2-3 调频波的形成

由调频波的形成过程及调频波的波形可见调频波（调频信号）的特点是：其频率

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随调制信号振幅的变化而变化，而它的幅度却始终保持不变。当调制信号的幅度为零时，调频波的频率称为中心频率ω0。当用一完整的调制信号（即调制信号的幅度作正负变化）对高频载波进行调频时，调频波的频率就围绕着ω0而随调制电压线性地改变。当调制信号向正的方向增大时，调频波的频率就高于中心频率；反之，当调制信号向着负的方向变化时，调频波的频率就低于中心频率。可见，调制信号的幅度越大，频率的偏移也越大，调频波以其频率的变化代表着调制信号的特征[2]。

3 系统设计

3.1 总体设计方案

设计要求为：设计一个单工无线发射接收系统,实现无线发射机至接收机间的单工语音传输业务。由于语音业务对误码不敏感，可以采用调频方式发送信息，设计中采用了分立元件构成音频无线发射电路。接收机采用第三代立体声放收音机电路CXA1238组成单片收音机。CXA1238是性能优良的收音集成电路，内部有AM、FM的高放、混频、中放、检波、鉴频以及FM立体声解码、自动频率控制电路等功能，外围元件较少。接收机采用电容分压式滤波器，即可提高镜像抑制比，又可使天线达到最佳匹配，具有动态范围大、调整方便的特点。

语音信号采用调频方式与调幅相比，有利于改善输出音频信号的信噪比，以保证语音业务的可靠传输，下表是调幅和调频的优缺点比较。

表3-1 调幅和调频优缺点比较 调幅（AM） 调频（FM） 1.传送音频频带较宽（100Hz—5KHz）适宜于高保真优 1. 传播距离远，覆盖面大 点 2. 电路相对简单 音乐广播 2.抗干扰性强，内设限幅器除去幅度干扰 3.应用范围广，用于多种信息传递 4.可实现立体声广播 缺 点 1.传送音频频带窄 （200Hz—2500Hz），高音缺乏 传播衰减大，覆盖范围小 2.传播中易受干扰，噪声大 设计要求：

⑴ 设计发射频率在32MHz左右，无线发射机传送信号的输入采用线路输入方式，采用了分立元件构成音频无线发射电路。

⑵ 设计采用一个接收频率与无线发射机相对应的接收机，接收机采用第三代立体声放收音机电路CXA1238组成的单片收音机，用扬声器收听语音信号。 ⑶ 送信号正弦波在300Hz～3400Hz时，系统发射功率20mW左右。

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⑷ 线发射接收机室内通信距离（两设备间的最近距离）不小于5米。 ⑸ 线发射接收机收发天线采用拉杆天线或导线，长度小于等于1米。 ⑹ 系统可实现无明显失真的语音传输。

3.2 方案论证与比较

3.2.1 音频无线发射电路设计方案论证与选择

方案1：采用单片调频发射集成电路组成芯片MC2833。它可构成发射高频率信号的功率放大器。电路由音频放大器、可变电抗器、射频振荡器、输出缓冲器以及放大电路构成。由集成芯片MC2833组成的调频发射机，先将语音通过话筒变成音频电压信号送给音频放大器进行音频电压放大，此音频电压信号经耦合电容送给可变电抗的输入端脚3去控制可变电抗，而由可变电抗以及电感、晶体与高频振荡器组成调频振荡电路，产生调频波经缓冲送给两级二倍频放大器。电路实现基本框图如图3-1所示。但由于该芯片涉及到的谐振回路较多，不易统调，因而频率不易控制，导致信号不稳定，容易跑台，实现较为困难。

音频输入前置放大可变电抗振荡电路射频输出放大电路二倍频电路缓冲放大

图3-1 MC2833电路基本框图

方案2：采用集成芯片BA1404及相关电路构成。它主要由前置音频放大器，立体声调制器，FM调制器及射频放大器组成。利用内部参考电压改变变容二极管的电容值，可实现发射频率的调整。图3-2所示为电路框图。此电路可实现立体声调频发射，典型调频频段为75-108MHz，振荡频率不易调整，尤其是低端频率实现困难，难以实现要求频段的调整。

右声道输入

图3-2 BA1404电路基本框图

方案3：采用分立元件构成音频无线发射电路。图3-3所示为分立元件调频电路框图。利用三极管构成高频振荡器，调节相应的电感和电容的大小，可产生稳定的中心频率，在音频信号的作用下，可产生相应的调频波，再经过缓冲放大和末级功率放大，得到需要的调频信号。相对前两种电路，不仅电路简单，而且调试控制非常灵活，

左声道输入 调频 电路 放大 电路 射频 输出 7

可靠性好，抗干扰能力强，容易实现调频的要求。

音频输入振荡调制电路调谐放大功率放大射频输出 图3-3 分立元件调频电路框图

综上所述，本设计选择方案3，即利用分立元件构成音频无线发射电路。 3.2.2 音频无线接收电路设计方案论证与比较

方案1：采用芯片MC3362 。该芯片是美国MOTOROLA公司生产的单片窄带调频接收电路，主要应用于语音通讯和数据传输的无线接收机。调频接收电路框图如图3-4所示。MC3362片内包含振荡电路、混频电路、限幅放大器、积分鉴频器、场强指示驱动及载频检波电路等电路。具有低供电电压、低功耗、灵敏度高等特点，主要应用于语音和数字通讯的接收设备。但是该电路较多用于调频广播接收，在要求的频段内进行调试相对困难。

高放

本振1 本振2 中放1 中放2 鉴频 低放 图3-4 MC3362调频接收电路框图

方案2：采用集成芯片CXA1019S。该芯片内部电路包括了AM/FM收音机从天线输入经调频高放、本振、混频在由中放、检波、直至调频功放的整个环节。调频接收电路，将调幅输入端IC对变频信号公共端短路，拉杆天线经耦合电容到带通滤波器，该滤波器的作用是抑制调频波段以外的信号的干扰。CXA1019S虽然把调频头电路集成进去，提高了集成度，但是相对CXA1238S增益较低，因而接收灵敏度较低。调频接收电路框图如图3-5所示。

图3-5 CXA1019S调频接收电路框图

方案3：采用集成芯片CXA1238S。它在片内完成了混频、中放、鉴频及立体声解码等功能，该芯片内部包含FM前置放大、立体声解调放大、FM中频放大及鉴频等环节，尤其是芯片内采用了锁相技术，由于芯片高度的集成化，因而接收机电路外围元件极少、中心稳定，调谐简单、抗干扰性强、电路稳定，调整方便等优点。

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高放中放 鉴频 低放 本振 综上所述，本设计选择方案3，即采用CXA1238S构成的FM解调电路。

4 单元电路设计

4.1 音频无线发射电路的设计

本设计中的声音调频发射部分采用常用分立元件构成电路。下面分别从LC电路的基本工作原理、正弦波振荡电路的振荡条件和考毕兹振荡器的模型及在设计电路中的应用方面入手对发射单元电路进行分析。 4.1.1 LC电路的基本工作原理

⑴ 构成一个LC振荡器必须具备下列三个条件：

① 一套振荡回路，包含两个（或两个以上）储能元件。在这两个元件中，当一个释放能量时，另一个就接收能量。释放与接收能量可以往返进行，其频率决定于元件的数值。

② 一个能量来源，可以补充由振荡回路电阻所产生的能量的损失。在晶体管振荡器中，这能源就是直流电源Vcc。

③ 一个控制设备，可以使电源功率在正确的时刻补充电路的能量损失，以维持等幅振荡。这是由有源器件（电子管、晶体管或集成块等）和正反馈电路完成的[3]。 ⑵ LC振荡器起振条件

① 相位平衡条件：Xce和Xbe必需为同性质的电抗，Xcb必需为异性质的电抗，且它们之间满足下列关系：

Xc??(Xbe?Xce)即

|XL|?|XC|,???1 LCbXbe+Vf_ceXce+Vo_Xcb② 幅度起振条件

qm?Fu *qie?1(qoe?q'L)Au 图4-1 三点式振荡器

式中：qm——晶体管的跨导，

Fu——反馈系数， AU——放大器的增益，

qie——晶体管的输入电导，

qoe——晶体管的输出电导， q'L——晶体管的等效负载电导，

Fu一般在0.1～0.5之间取值。

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4.1.2 正弦波振荡电路的振荡条件

从结构上来看，正弦波振荡电路就是一个没有输入信号的带选频网络的正反馈放大电路。图4-2(a)表示接成正反馈时，放大电路在输入信号Xi?0时的方框图，改画一下，便得图4-2(b)。

（a）正反馈放大电路的方框图 （b）正弦波振荡电路的方框图

图4-2 正弦波振荡电路的方框图

由图可知，如在放大电路的输入端（1端）外接一定频率、一定幅度的正弦波信号Xa，经过基本放大电路和反馈网络所构成的环路传输后，在反馈网络的输出端（2端），得到反馈信号Xf，如果Xf与Xa在大小和相位上都一致，那么，就可以除去外接信号Xa，而将1、2两端连接在一起（如图中的虚线所示）而形成闭环系统，其输出端可能继续维持与开环时一样的输出信号。这样，由于Xf=Xa，便有

X?f??基本放大 电路 A ?A ?反馈网络 F ?F? ????????X??o?X?f??1

Xa??XaXo或AF?1 （4.1） 在上式中，仍设A?A??a，F?F??f，则可得

??AF?AF?(?a??f)?1

即AF?AF?1 （4.2） 和?a??f?2n?, n?0,1,2,? （4.3） 式（4.2）称为振幅平衡条件，而式（4.3）则称为相位平衡条件，这是正弦波振荡电路产生持续振荡的两个条件。

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????值得注意的是，无论是负反馈放大电路的自激条件（-AF?1 ）。或振荡电路的振荡条件（AF?1 ），都是要求环路增益等于1。不过，由于反馈信号送到比较环节输入端的+、-符号不同，所以环路增益各异，从而导致相位条件不一致。

振荡电路的振荡频率f0是由（4.3）的相位平衡条件决定的。一个正弦波振荡电路只在一个频率下满足相位平衡条件这个频率就是f0，这就要求在AF环路中包含一个具有选频特性的网络，简称选频网络。它可以设置在放大电路A中，也可设置在反馈网络F中,它可以用R、C元件组成，也可以用L、C元件组成。用R、C元件组成选频网络的振荡电路称RC振荡电路，一般用来产生1Hz~1MHz范围内的低频信号；而用L、C元件组成选频网络的振荡电路，一般用来产生1MHz以上的高频信号。

欲使振荡电路能自行建立振荡，就必须满足AF?1的条件。这样，在接通电源后，振荡电路就有可能自行起振，或者说能够自激，最后趋于稳态平衡[5]。 4.1.3 考毕兹振荡器的模型及在设计电路中的应用 ⑴ 电容三点式振荡器

电容三端振荡器与电感三端振荡电路相比，电容三端振荡器的优点是输出波形较好，这是因为集电极和基极电流可通过对谐波为低阻抗的电容支路回到发射极，所以高次谐波的反馈减弱，输出的谐波分量减小，波形更加接近于正弦波。其次，该电路中的不稳定电容（分布电容、器件的结电容等）都是于该电路并联的，因此适当加大回路电容量，就可以兼容不稳定因素对振荡频率的影响，从而提高了频率稳定度。最后，当工作频率较高时，甚至可以只利用器件的输入和输出电容作为回路电容。因而本电路适用于较高的工作频率，考毕兹电路如图4-3所示。

（a） 考毕兹振荡器 （b） 交流等效电路

图4-3 电容三端振荡器电路（考毕兹振荡器）

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C2Ec??????????bcC1eL1bceC1L1C2⑵ 考毕兹振荡器的设计模型

根据正弦波振荡器形成振荡的两个条件以及采样电路的要求，设计如图4-4的考毕兹振荡器的设计模型。它由两部分组成：一是放大器部分采用AD8620。二是选频反馈网络。放大器采用同相输入的方式，目的是为了形成正反馈。选频网络采用LC谐振回路，根据设计的需要选择一个频率。采样电路就是要选出一个频率为1.8MHz～2.4MHz的正弦波。则它的频率由下列公式决定：

f?12?LC （4.4）

电容C为C1C2 串联的等效电容

C?C1C2 （4.5）

C1?C2在考毕兹电路中，可以通过改变电容来改变电路的反馈系数。那么为了在调整电路的频率时频率不受电容的影响，在电容的两端可以通过并联可变电容的方法来解决。因此将一个可变电容C3并联在电感L两端它的值为5～10P。由于电容的值很小，所以并联上该电路对谐振频率的改变量是很小的。

所以振荡电路的频率为

f?12?LCC3L1C2576R1 C1R2R3C?C3?C1C2 L=22Mh C1?C2所以 f=1.8 1.9 ? 2.4 MHZ 图4-4 电容三点振荡 4.1.4 发射单元电路分析

本设计中的声音调频发射部分采用常用分立元件构成电路。如图4-5所示。射频电路由高频振荡器、缓冲放大器、末级功率放大器及天线组成。高频振荡器用来产生载频信号，频点落在32MHz内，通过改变电感量即可改变发射频率。在音频信号的作用下，通过改变晶体管极间电容实现调频，产生相应的调频波，射频信号由Q1的发射极输出，送到Q2、L2、C8、R5等组成的缓冲放大器进行功率提升，并可减轻末级放大电路对振荡器的影响。末级为高频丙类窄带放大，通过后级功率放大器对功率再进一步放大，经C13耦合到发射天线向周围空间辐射。

调频电路是通过改变晶体管极间电容实现调频的，由于任何PN结在加反向电压时，反向电压的变化将会引起结电容的变化，即所谓变容效应。在晶体三极管电路中，集电结就是一个加有反向电压的PN结。利用集电结的变容效应也可实现调频。

图4-5中，Q1、L1、C3、C5、C7、Cb’C构成电容三点式振荡电路，其工作原理如下：

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12VC1R210K104pC333pL1C12103pR533KL2C833pC9102pL3C1133pE+C13220uC13100uR1910C21uQ19018C510pC6110pQ29018C10100uR61KQ39018INC4R3102p2.2KR41KC739p

图4-5 调频无线发射电路图

对高频而言，Q1基极是接地的，所以是共基极电路。集电极-基极间的PN结处于反向偏压状态，结电容Cb’c相当于并联L1 C3谐振回路两端，能影响振荡频率。调制电压加于Q1基极，以改变Q1的基极电位，使集电极与基极间的反向偏压发生了变化，从而使极间电容Cb’c跟随调制电压而变，这就实现了调频。此电路的中心频率可通过回路可变电容C3来进行调整，工作在32MHz。

取中心频率为32MHz，经查三极管9018的静态结电容Cb’c为2pF，取C3、C5、C7

的值分别为：3.3pF、10pF、39pF,根据以下频率的计算公式计算电感值。电路的中心频率计算公式如下：

f0?12?L1C?

（4.8）

式中，C??C5C7?C3?Cb?c?11pF （4.9）

C5?C71得： L1??2?f0?2C??2.2?H （4.10）

在实际调试中，电感L1和电容C3需要微调以满足中心频率的要求。

4.2 音频无线接收电路的设计

4.2.1 接收机电路方框图

下面介绍接收机电路图的功能块电路的作用： ① 调谐（即选台）与变频

由于同一时间内广播电台很多，收音机天线接收到的不仅仅是一个电台的信号。

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输入回路 混频 中放 解调 放大 本振

图4-6 接收机电路方框图

各电台发射的载波频率均不相同，收音机的选频回路通过调谐，改变自身的振荡频率，当振荡频率与某电台的载波频率相同时，即可选中该电台的无线信号，从而完成选台。选出的信号并不是立即送到检波级，而是要进行频率的变换。利用本机振荡产生的频率与外接收到的信号进行差频，输出固定的中频信号（AM的中频为465KHz，FM的中频为10.7MHz）。 ② 中频放大与检波

选台、变频后的中频调制信号送入中频放大电路进行中频放大，然后再进行检波，取出调制信号。 ③ 低频放大与功率放大

解调后得到的音频信号经低频放大和功率放大电路放大后送到扬声器或加到耳机，完成电声转换[7]。 4.2.2 芯片资料

⑴ TDA2822芯片的管脚：

TDA2822各引脚的功能

12345678INPUT+(1)INPUT+(2)NCINPUT-(1)GNDGNDNCINPUT-(2)GNDGND161514131211109 1、放大器1输出；

2、供电正电源输入，支持1.8～15V

3、放大器2输出

4、地

5、放大器2输入负端 6、放大器2输入正端 7、放大器1输入正端 8、放大器1输入负端

OUTPUT(1)OUTPUT(2)NC+5VTDA2822NCNC

图4-7 TDA2822芯片的管脚

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+VSC310uF81IN( L )6R110k3C1100uFC41000uFC60.1uFC5111000uFC70.1uFRLRL16IN( R)R210k14C2100uF4.5.12.13

图4-8 TDA2822用于立体声放的应用电路

⑵ CXA1238的详细资料

CXA1238是性能优良的收音集成电路，内部有AM、FM的高放、混频、中放、检波、鉴频以及FM立体声解码、自动频率控制电路等功能， CXA1238和其他公司的同类收音IC相比，听觉效果也更理想。

集成电路CXA1238S芯片内部框图如图4-9所示。

图4-9 集成芯片CXA1238S内部框图

CXA1238各引脚功能：

1、29脚是内部立体声解码用的锁相环振荡器的环路滤波器；

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2、3脚是内部立体声解码用的振荡信号产生，需要关闭立体声时，可以在2脚接一只电阻对地；

4脚是立体声解码信号的检测与指示，收到立体声后灯会亮； 5、6脚分别是左右声道音频信号输出；

7脚为供电脚，输入2-8V的直流电压可以正常工作； 8脚为内部电源滤波；

9、10脚为FM自动频率控制的滤波，AM时则是自动增益控制电路的滤波，电容改变延时时间；

11脚公共脚接地；

12脚调谐指示，调准电台时此灯亮；

13脚FM中频信号输入，信号放大后再经过鉴频（调频解调）取出音频信号； 14脚AM中频信号输入，信号放大后再经过检波（调幅解调）取出音频信号； 15脚AM、FM的波段转接，用于AM波段时应直接接地；

16脚FM/AM中频信号输入，然后由不同的选频器选出AM、FM的信号； 17脚公共脚接地；

18脚FM天线信号输入，一般接拉杆天线，高档机会再加上选频网络，加转换电路接室外天线；

19脚AM天线信号选台输入，一般都是磁棒线圈，直接感应空中的电磁波（中波、短波）；

20脚FM天线信号选台放大，FM收音的灵敏度、选择性由本脚的电感和电容决定； 21脚内部基准稳压电路1.25V，高放振荡偏置；

22脚FM振荡信号频率调节，产生比电台高10.7MHz的振荡信号，接收频率范围由此脚决定；

23脚FM振荡信号自动频率控制电路，内部是一支变容二极管；

24脚AM振荡信号频率调节，产生比电台高465KHz的振荡信号，接收频率范围由此脚决定；

25脚静音功能，调台过程中，没调准时噪音大时自动减小音量； 26脚FM鉴频器滤波器，目的是为了还原调频的音频信号；

27脚立体声压控振荡器调节，此频率最终会受到调频广播中立体声导频解码信号控制；

28脚控制电压滤波[9]。 4.2.3 接收机电路分析

由图4-10音频无线接收电路图所示，从天线接收到的FM信号。经过30～40MHz带通滤波器（BPF），加到IC的18脚，送至内部FM前置放大电路，经高放、混频后解调出10.7MHz的中频信号，并由16脚输出。20脚外接FM高放调谐回路，22脚为

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FM本振调谐回路。

VD2.8V-9.6VFM中频信号经10.7MHz陶瓷滤波器B2，馈入13脚FM中放和鉴频电路。26脚外

R20RES2R19100KC32L347pC31680pVD1BB910C3333pL4C3418pC5680pVD2BB910C353pWFosc outC24103C2310uL1L2C2582pC27C2682p82pC9RP2(R4)Y110.7KHzCM3.3uR310010u10KSPEAKER1R53029282726252423222120191817162.2KC10R144.7C25C114.7uC241000u1TDA2822IC CXA1238S1234567891011121314150.4u0.1uC27R138765C291u220KC12C13R67.5KC1633uC19C260.1R154.7C2910uVccC301000uR1710KR1610KR10330Bz10.7MHzC320.01u2C2831000u40.1uC310.1u0.01uR91KC171uC184.7u0.1uTDA28221000uC14R80.01u1KR77.5KLED1SPEAKER2LED2C15100uVcc 图4-10 音频无线接收电路图

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接FM陶瓷鉴频器B3，它的中心频率为10.7MHz，这样可以省去鉴频S曲线的调整，但其色标（表示频率偏差）必须与B2一致。15脚外接波段选择开关，通过IC内部FM/AM直流电路的作用，来选择工作状态。当S1断开时为FM波段，S1接地时为AM波段。12脚为调谐指示驱动电路的输出端，使得接收信号最大时，外接发光二极管LED1指示最亮。

经检波后的立体声复合信号（或单声道信号），由IC内直流放大器放大、滤波后变换成AGC/AFC控制电压，由10脚输出，通过R1反馈至23脚，用于控制内接变 容管的等效电容，以达到修正本振频率的作用。改变外接电容C7的容量，可以调整AFC的引入范围。

立体声复合信号经放大后，分别送至立体声解调器、鉴相器1和鉴相器2。 鉴相器1、压控振荡器（VCO）和分频器组成锁相环。VCO产生76kHz的振荡信号，经二分频变成38kHz立体声解调开关信号，送至解调放大器。再经过二分频， 移相90°后的19kHz信号与复合信号中的19kHz导频信号在鉴相器1中进行相位比较， 输出一个误差电压。由外接滤波器（29脚和1脚之间）滤除高频成分后，用于控制VCO的振荡频率和相位，直至环路锁定。VCO的自由振荡频率可以通过27脚外接电阻来微调，从而调整跟踪导频信号的捕捉范围。

鉴相器2的作用是鉴出立体声/单声道开关控制信号。当分频后的19kHz信号和输入导频信号的频率相同，相位差为零时，输出正电压最大，经低通滤波器滤波（2、3脚外接电容）和直流放大后，打开“立体声/单声道”开关，并驱动点亮4脚外接立体声指示发光二极管LED2。另外，4脚还可用来检测VCO振荡频率。

解调放大输出的左、右声道信号，分别从6脚和5脚输出，送给TDA2822双功放电路的输入端6脚和7脚。TDA2822采用8脚双列直插封装，体积小，外围元件少，工作电源电压范围2～9V，在VCC=6V时，输出功率为430mW/8Ω和240mW/16Ω；在VCC=4.5V时，输出功率为220mW/8Ω和125mW/16Ω。RP2为立体声双联电位器，控制左、右声道的音量，XS为立体声插座，可用于外接立体声耳机或一对小型音箱。（说明：本电路尽管提供了双声道信号的解码、放大输出，但该系统只使用了一个声道）。 4.2.4 音频无线接收电路印刷板方案

在制作无线接收电路的过程中，有很多与低频电路相比需要特别注意的地方。总的来说，高频PCB布线规则为：

⑴ 尽可能缩短高频元器件间的距离，提高抗干扰性。 ⑵ 具有较大电位差的器件，应当加大它们之间的距离。

⑶ 要考虑信号流程保持一致即从左至右流向，电源流程与信号流程方向相反。 ⑷ 高频电路注意布线方向，注意分布参数，两层之间应尽量垂直布线。

⑸ 接地线应当适当的增加宽度，减少阻抗值，从而减少由于PCB版本身的阻抗对信号的干扰，增加系统的抗干扰性。

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音频无线接收电路印刷板图如下：

图4-11 音频无线接收电路印刷板图

4.3 电源模块设计

4.3.1 单元电源电路设计

为了能够让发射机更好，更稳定地工作，采用了图4-12所示发射机单元电源电路，由电源变压器、桥堆和滤波电容器所组成。电源变压器的初级电压输入为220V，次级输出电压为12V。由于发射主机所需的是12V电源，而接收电路所需的是5V电压，经滤波电容和三端稳压集成电路7812后得到发射机所需的12V电压，7812能将15V～25V的直流电压变换成12V的稳定电压，在12V的电压中含有少量的低频成分和接收外界的高频成分，再经后一级滤波后送三端稳压集成电路7805，7805能将大于7V～15V的直流电压变换成5V的稳定电压，所以电源电路送到7812的电源电压不能低于15V，否则发射机将得不到12V的工作电压。由于发射整机工作电流一般都在300～500毫安左右，一般来说要给三端稳压集成电路7812、7805加散热片。采用79系列的稳压片可得到-12V和-5V的直流电压。 4.3.2 直流稳压电源的检测

本系统对电源要求高，因为稳定性和可靠性在发射电路重要意义。为了提高稳定性，所以采用如图4-12的稳压电源，电源电路的主要部件采用集成的三端稳压器件如7812与7805，稳压电源输入电压范围宽，输出电压稳定，抗干扰能力强，以满足调频发射机的要求[12]。

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直流稳压电源电路图：

MC7812VinVoutGNDMC7805VinVoutGND+5V1103220V422200UF/25VD13470UF/25V1031031000UF/25V103MC7912VinVoutGNDMC7905VinVoutGND-5V1032200UF/25V470UF/25V1031031000UF/25V103

图4-12 发射机单元电源电路图

数字万用表对稳压电源的测试结果：

表4-1 稳压电源的测试结果 +12V直流稳压电源 输入级（原） 220V 滤波稳压输出 11.998 V 输出级 4.997V 5 系统测试

5.1 分级调试

⑴ 单工无线发射机调试：由于发射机线圈采用的是电视机中周改装而成，电视机中周的中频为38MHz，为了使电容电感在32MHz频点达到最佳匹配，需要调整L、C值。具体的调试方法为：在LC振荡电路中，把振荡产生的信号接入示波器，观察示波器，调节中周的磁芯改变L的值使示波器的频率读数达到32MHz左右。中周底部本身就含有一个电容，但是根据感抗值与容抗值相等，经计算需要增大电容值才能实现最佳匹配。所以可并联不同容值的电容，观察示波器波形，使幅度达到最大，则L、C实现最佳匹配。

在调试后两级LC选频网络的过程中，主要是用高频信号发生器产生一个32MHz的载波信号接入选频网络的输入端，把选频网络的输出端接入数字存储示波器，首先调节中周的磁芯使示波器上的输出波形幅度调至最大，且波形没有失真。通过并联电容来改变回路的容抗值使L、C实现最佳匹配，使波器上的波形在32MHz时幅度调试至最大，且波形无明显失真。完成LC选频网络的调试，用插线连接各级电路。

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⑵ 单工无线接收机调试：首先把接收机的本振和选频部分接入电路，把接收机的扬声器两路信号接入数字存储示波器。利用高频信号发生器进行信号发射，通过数字存储示波器观察波形。改变高频信号发生器的频率，同时注意观察示波器的波形，当示波器的信号幅度最大时，可以确定线圈的谐振点，然后改变线圈的磁芯，重新改变高频信号发生器的频率，同时观察示波器进行调整。当高频信号发生器的发射频率调至32MHz时，示波器的波形幅度调至最大，且波形无明显失真，完成接收机的调试。接收机不需要通过改变电容来改变回路的容抗值，是因为电路中有一个变容二极管，变容二极管主要通过改变两端的电压来改变它的容值。

5.2 统调

⑴ 用低频信号发生器给调频发射电路以一定频率的信号（一个300Hz～3400Hz的正弦波）接入无线发射机电路的音频输入点通过单工无线发射机进行发射，然后用调频接收机装置来接收，用示波器来检测调频接收输出的信号和信号源波形基本相同，这说明发射接收部分工作正常。

统调的系统框图：

示波器 信号源 调频发 射装置 调频接 收装置

图5-1 统调的系统框图

⑵ 用CD机输入单工无线发射机一个音频信号，进行发射。通过接收机进行接收，把扬声器接入电路。通过微调整发射和接收机线圈进一步进行调整，使音乐的声音响度和清晰度得到改善。可以在发射电路正负电源之间适当的并联电容，进行滤波，减少杂波干扰，使音乐信号达到最佳的播放效果。

5.3 发射机频率测试和峰值功率测试

通过在放大器输出端接上50Ω的假负载，并通过示波器观测50Ω假负载电阻上的波形，记录调频波的中心频率和峰峰值电压Vop-p，并用公式：

Pomax?Vop?p8RL2 （5.1）

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图5-2 发射频率及峰值测试连接图

经过测试，电路的工作指标：峰值功率≈20mW。

信号发生器 50Ω假负发射机 输出 数字存储示波器 5.4 测试使用的仪器

测试使用的仪器设备如表5-1所示。

表5-1 测试使用仪器设备 序号 1 2 3 4 5 6 名称、型号、规格 DF1640型1000MHz高频信号发生器 MY-65数字万用表 DF1731SD3A直流稳压电源 600DPI惠普激光打印机 DS5062数字存储示波器 DF1647低频信号发生器 数量 1 1 1 1 1 1 备注 带调幅、调频及外调制功能 30V 60MHz 10MHz

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6 结论

测试结果表明，设计要求的各项指标均可以实现，尽管发射功率符合要求，但仍有点偏高，原因可能是功放级工作点设置不当，或前级增益过高，需精心调整功放级工作点及前级增益来解决此问题。要得到稳定度高的发射频率应采用锁相环技术，来降低中心频率的漂移。此外，语音信号采用调频方式与调幅相比，有利于改善输出音频信号的信噪比，以保证语音业务的可靠传输。

单工无线发射接收系统应用了大量的高频电子线路技术，尤其是其中的高频信号处理设计电路要有电路调试的环境，受实际调试环境的影响教大，调试具有较大难度。所以在制作PCB板过程中，一定要遵循高频布线规则，并且可以在焊接电路的过程中适当接入退藕电容，有效的滤除杂波信号的干扰。

通过方案论证、资料查询及电路设计和反复调试，不断的解决电路调试过程中的问题，最终在规定的时间内完成了设计任务。如果能更好的解决系统屏蔽效果和抗干扰性，单工无线发射接收系统语音传输的稳定性、可靠性效果会更好。

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参考文献

[1] 全国大学生电子设计竞赛组委会.第五届全国大学生电子设计竞赛获奖作品选编,

第1版，北京理工大学出版社，2003年，36-38.

[2] 黄智伟，王彦，陈文光.全国大学生电子设计竞赛训练教程，第1版，电子工业

出版社，2005年，73-82.

[3] 青木英彦.模拟电路的设计与制作，第1版，科学出版社，2005年，119-131. [4] 铃木宪次.高频电路的设计与制作，第1版，科学出版社，2005年，139-173. [5] 张肃文，陆兆熊.高频电子线路，第3版，高等教育出版社，2004年，1-77. [6] 第二届全国大学生电子设计竞赛组委会.第1版，全国大学生电子设计竞赛获奖

作品选编(1994-1995),北京理工大学出版社,1997年，103-135.

[7] 全国大学生电子设计竞赛组委会.第1版，第四届全国大学生电子设计竞赛获奖

作品选编(1999),北京理工大学出版社,2001年,68-98.

[8] 全国大学生电子设计竞赛组委会，第1版，全国大学生电子设计竞赛获奖作品选

编(2003),北京理工大学出版社,2005年, 124-138.

[9] 游向东，孙孝强.互联互通呼叫测试仪的设计，电子产品世界，2003年，期号：

9上半月，62-65.

[10] 中国科技信息研究所与美国国际数据集团合办.电源用元器件技术及发展趋势，

电子产品世界，2003年，期号：5下半月，42-44.

[11] 刘立枫，赵民建.信号接收机，中国无线电电子学文摘，2005年，31期，45-47. [12] 宋东生.整流滤波电路，无线电，2002年，453期，42-43. [13] 孟庆宗.电力电子技术，1979年，第2期，23-25.

[14] 周兴华.变容二极管和电调谐，电子世界，2000年，第6期，54.

[15] 林鸿生，石林初.关于晶体管发射极电流集边效应理论的研究，电子器件，2002

年，第3期，209.

[16] ZOU Hongxing,DAI Qionghai, ZHAO Ke. Subspaces of FMmlet transform,

SCIENCE IN CHINA (INFORMATION SCIENCES) , 2002 Vol.45 No.2,152. [17] WU Xunwei,HANG Guoqiang, Massoud Pedram. Low power DCVSL circuits

employing AC power supply, SCIENCE IN CHINA (INFORMATION SCIENCES), 2002 Vol.45 No.3, 232.

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致 谢

经过半年多的艰苦努力，终于完成了对单工无线发射接收系统的设计。在完成毕业设计的过程中，我得到了李杰老师的悉心指点和帮助。李老师作为我这个项目的指导老师，无论是基础理论，还是其他知识方面乃至于一些细小方面，都给予了我无微不至的关怀。李老师的严格和孜孜不倦的教导是我能顺利完成这次毕业设计的主要原因，在这里我对李老师表示衷心的感谢。同时，也对在毕业设计中给予我莫大帮助的胡建明老师表示感谢。

在这一年的时间里，我和我们的组员精诚团结、相互帮助、共同努力，在设计过程中遇到很多难题，但最后我们都闯过了难关，圆满的完成了各自的设计项目。让我们在毕业设计中学会互相的帮助和照顾。在这里我对他们也表示的感谢。

同时我也感谢天津工程师范学院能在我即将走上工作岗位之际，为我提供一个非常难得的实践机会，使我们的理论和动手能力都有了很大的提高。

再次感谢天津工程师范学院对我四年来的培养和教育，同时衷心的祝愿母校稳步走向美好的未来。

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英文资料及中文翻译

Modulating Direct Digital Synthesizer in a QuickLogic FPGA

DDS Overview:

In the pursuit of more complex phase continuous modulation techniques, the control of the output waveform becomes increasingly more difficult with analog circuitry. In these designs, using a non-linear digital design eliminates the need for circuit board adjustments over yield and temperature. A digital design that meets these goals is a Direct Digital Synthesizer DDS. A DDS system simply takes a constant reference clock input and divides it down a to a specified output frequency digitally quantized or sampled at the reference clock frequency. This form of frequency control makes DDS systems ideal for systems that require precise frequency sweeps such as radar chirps or fast frequency hoppers. With control of the frequency output derived from the digital input word, DDS systems can be used as a PLL allowing precise frequency changes phase continuously. As will be shown, DDS systems can also be designed to control the phase of the output carrier using a digital phase word input. With digital control over the carrier phase, a high spectral density phase modulated carrier can easily be generated.

This article is intended to give the reader a basic understanding of a DDS design, and an understanding of the spurious output response. This article will also present a sample design running at 45MHz in a high speed field programmable gate array from QuickLogic.

A basic DDS system consists of a numerically controlled oscillator (NCO) used to generate the output carrier wave, and a digital to analog converter (DAC) used to take the digital sinusoidal word from the NCO and generate a sampled analog carrier. Since the DAC output is sampled at the reference clock frequency, a wave form smoothing low pass filter is typically used to eliminate alias components. Figure 1 is a basic block diagram of a typical DDS system design.The generation of the output carrier from the reference sample clock input is performed by the NCO. The basic components of the NCO are a phase accumulator and a sinusoidal ROM lookup table. An optional phase modulator can also be include in the NCO design. This phase modulator will add phase offset to the output of the phase accumulator just before the ROM lookup table. This will enhance the DDS system design by adding the capabilities to phase modulate the carrier output of the NCO. Figure 2 is a detailed block diagram of a typical NCO design showing the optional phase modulator.

FIGURE 1: Typical DDS System. FIGURE 2: Typical NCO Design.

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To better understand the functions of the NCO design, first consider the basic NCO design which includes only a phase accumulator and a sinusoidal ROM lookup table. The function of these two blocks of the NCO design are best understood when compared to the graphical representation of Euler’s formula ej wt = cos( wt) + jsin( wt). The graphical representation of Euler’s formula, as shown in Figure 3, is a unit vector rotating around the center axis of the real and imaginary plane at a velocity of wrad/s. Plotting the imaginary component versus time projects a sine wave while plotting the real component versus time projects a cosine wave. The phase accumulator of the NCO is analogous, or could be considered, the generator of the angular velocity component wrad/s. The phase accumulator is loaded, synchronous to the reference sample clock, with an N bit frequency word.

This frequency word is continuously accumulated with the last sampled phase value by an N bit adder. The output of the adder is sampled at the reference sample clock by an N bit register. When the accumulator reaches the N bit maximum value, the accumulator rolls over and continues. Plotting the sampled accumulator values versus time produces a saw tooth wave form as shown below in Figure 3. FIGURE 3 Euler’s Equation Represented Graphically

The sampled output of the phase accumulator is then used to address a ROM lookup table of sinusoidal magnitude values. This conversion of the sampled phase to a sinusoidal magnitude is analogous to the projection of the real or imaginary component in time. Since the number of bits used by the phase accumulator determines the granularity of the frequency adjustment steps, a typical phase accumulator size is 24 to 32 bits. Since the size of the sinusoidal ROM table is directly proportional to the addressing range, not all 24 or 32 bits of the phase accumulator are used to address the ROM sinusoidal table. Only the upper Y bits of the phase accumulator are used to address the sinusoidal ROM table, where Y < N bits and Y is typically but not necessarily equal to D, and D is the number of output magnitude bits from the sinusoidal ROM table.

Since an NCO outputs a carrier based on a digital representation of the phase and magnitude of the sinusoidal wave form, designers have complete control over frequency, phase, and even amplitude of the output carrier. By adding a phase port and a phase adder to the basic NCO design, the output carrier of the NCO can be M array phase modulated where M equals the number of phase port bits and where M is less than or equal to the Y number of bits used to address the sinusoidal ROM table. For system designs that require amplitude modulation such as QAM, a magnitude port can be added to adjust the sinusoidal ROM table output. Note that this port is not shown in Figure 2 and that this

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feature is not demonstrated in the sample QuickLogic FPGA design. Finally, frequency modulation is a given with the basic NCO design. The frequency port can directly adjust the carrier output frequency. Since frequency words are loaded into the DDS synchronous to the sample clock, frequency changes are phase continuous.

Although DDS systems give the designer complete control of complex modulation synthesis, the representation of sinusoidal phase and magnitude in a non-linear digital format introduces new design complexities. In sampling any continuous-time signal, one must consider the sampling theory and quantization error.

To understand the effects of the sampling theory on a DDS system, it is best to look at the DDS synthesis processes in both the time and frequency domain. As stated above, the NCO generates a sinusoidal wave form by accumulating the phase at a specified rate and then uses the phase value to address a ROM table of sinusoidal amplitude values. Thus, the NCO is essentially taking a sinusoidal wave form and sampling it with the rising or falling edge of the NCO input reference sampling clock. Figure 4 shows the time and frequency domain of the NCO processing. Note that this representation does not assume quantization.

Based on the loaded frequency word, the NCO produces a set of amplitude output values at a set period. The frequency domain representation of this sinusoid is an impulse function at the specified frequency. The NCO, however, outputs discrete digital samples of this sinusoid at the NCO reference clock rate. In the time domain, the NCO output is a function of the sampling clock edge strobes multiplied by the sinusoid wave form producing a train of impulses at the sinusoid amplitude. In the frequency domain, the sampling strobes of the reference clock produce a train of impulses at frequencies of K times the NCO clock frequency where K = ... - 1, 0, 1, 2 .... Since the sampling clock was multiplied by the sinusoid in the time domain, the frequency domain components of the sinusoid and the sampling clock need to be convolved to produce the frequency domain representation of the NCO output.

The frequency domain results are the impulse function at the fundamental frequency of the sinusoid and the alias impulse functions occurring at K times the NCO clock frequency plus or minus the fundamental frequency. The fundamental and alias component occur at:

K*Fclk - Fout K*Fclk + Fout

Where K = ... -1, 0 , 1, 2 ..... and K = 0 is the NCO sinusoid fundamental frequency Fout is the specified NCO sinusoid output frequency Fclk is the NCO reference clock frequency

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FIGURE 4 NCO Output Representation Time and Frequency Domain

The DAC of the DDS system takes the NCO output values and translates these values into analog voltages. Figure 4 shows the time and frequency domain representations of the DAC processing starting with the NCO output. The DAC output is a sample and hold circuit that takes the NCO digital amplitude words and converts the value into an analog voltage and holds the value for one sample clock period. The time domain plot of the DAC processing is the convolution of the NCO sampled output values with a pulse of one sample clock period. The frequency domain plot of the sampling pulse is a sin(x)/x function with the first null at the sample clock frequency. Since the time domain was convolved, the frequency domain is multiplied. This multiplication dampens the NCO output with the sin(x)/x envelope. This attenuation at the DAC output can be calculated as follows and a sample output spectrum is shown in Figure 5:

Atten(F) = 20log[(sin(pF/Fclk)/pF/Fclk)] Where F is the output frequency Fclk is the sample clock frequency

FIGURE 5: DAC Output Representation in Time and Frequency Domain

Aside from the sampling theory, the quantization of the real values into digital form must also be considered in the performance analysis of a DDS system. The spurious response of a DDS system is primarily dictated by two quantization parameters. These parameters are the phase quantization by the phase accumulator and the magnitude quantization by the ROM sinusoidal table and the DAC.

As mentioned above, only the upper Y bits of the phase accumulator are used to address the ROM lookup table. It should be noted, however, that using only the upper Y bits of the phase accumulator introduces a phase truncation. When a frequency word containing a non-zero value in the lower (N-Y-1:0) bits is loaded into the DDS system, the lower non-zero bits will accumulate to the upper Y bits and cause a phase truncation. The frequency at which the phase truncation occurs can be calculated by the following:

Ftrunc = FW(N-Y- 1:0)/2N-Y* Fclk.

A phase truncation will periodically (at the Ftrunc rate) phase modulate the output carrier forward 2p/28 to compensate for frequency word granularity greater than 2Y. The phase jump caused by the accumulation of phase truncated bits produces spurs around the fundamental.

These spurs are located plus and minus the truncation frequency from the fundamental frequency and the magnitude of the spurs will be - 20log(2Y)dBc. A sample output of a phase truncation spur is shown in Figure 5.

In a typical NCO design, the ROM sinusoidal table will hold a ? sine wave (0 , p/2)

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of magnitude values. The ROM table is generated by taking all possible phase value addresses and map to a real magnitude sine value rounded to the nearest D bits. Thus, the maximum error output is ±- ? LSB giving a worst case spur of -20log(2D)dBc.

Like the NCO ROM table, a DAC quantizes the digital magnitude values. A DAC, however, outputs an analog voltage corresponding to the digital input value. When designing the NCO sinusoidal ROM table, one should take some empirical data on the DAC linearity to better understand the interaction between the ROM table and the DAC. The quantization for a DAC is specified against an ideal linear plot of digital input versus analog output. Two linearity parameters, differential and integral linearity, are used to specify a DAC’s performance.

Differential linearity is the output step size from bit to bit. A DAC must guarantee a differential linearity of a maximum 1 LSB. When an input code is increased, the DAC output must increase. If the DAC voltage does not increase versus an increase digital input value, the DAC is said to be missing codes. Thus, a 10 bit DAC that has a differential linearity of greater that 1 LSB is only accurate to 9 or less bits. The number of accurate output bits will specify the DDS spurious performance as -20log(2dl) where dl is the number differential linear bits..

Integral linearity is a measure of the DAC’s overall linear performance versus an ideal linear straight line. The straight line plot can be either a “best straight line” where DC offsets are possible at both the min and max outputs of the DAC, or the straight line can cross the end points of the min and max output values. A DAC will tend to have a characteristic curve that is traversed over the output range. Depending on the shape and symmetry (symmetry about the half way point of the DAC output) of this curve, output harmonics of the DDS fundamental output frequency will be produced. As these harmonics approach and cross the Nyquist frequency of Fclk/2, the harmonics become under sampled and reflect back into the band of interest, 0 to Fclk/2. This problem is best illustrated by setting the NCO output to Fclk/4 plus a slight offset. The third harmonic will fall minus 3 folds the small offset from the fundamental and the second harmonic will cross the Nyquist frequency by 2 folds the small offset leaving a reflected image back in the band of interest A sample plot of this frequency setup is shown in Figure 5.

Other DAC characteristic that will produce harmonic distortion is any disruption of the symmetry of the output wave form such as a different rise and fall time. These characteristics can typically be corrected by board components external to the DAC such as an RF transformer, board layout issues, attenuation pads etc.

Given the complexities of the DDS system, engineers should consider implementing

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the design using separate devices for the numerically controlled oscillator, the digital to analog converter, and the low pass filter. This approach allows for signal observation at many points in the system, yet is compact enough to be practical as an end-solution. Alternatively, the discrete implementation can serve as a prototyping vehicle for a single-chip mixed signal ASIC.

The author developed a version of the design using a Harris HI5721 evaluation board for the DAC. The NCO at the heart of the DDS design, and a random generator to test signal modulation, was implemented into about 65% of a QuickLogic field programmable gate array (FPGA). This FPGA, a QL16x24B 4000-gate device, was chosen for its high performance, ease-of-use, and powerful development tools. The NCO design included following:

Developed in Verilog with the 8 bit CLA adder schematic captured and net listed to Verilog 32 bit frequency word input

32 phase accumulator pipelined over 8 bits 8 bit phase moudulation word input 8 bit sine ROM look-up table

The design was described mostly in Verilog, with an 8 bit carry look ahead adder modified from QuickLogic’s macro library netlisted to Verilog. The whole design cycle was less than four days (two days to describe the design and a day and a half to prototype the hardware). Everything worked perfectly the first time, with the design running at an impressive 45MHz as predicted by the software simulation tools.

Plots used in the article to illustrate DDS performance parameters were provided from the test configuration.

Figure 6 below shows the external IO interface to the NCO design .The function of each signal is described in the following table.

Signal Function Table FREQWORD[31:0] PHASEWORD[7:0] This input is the frequency control word to the NCO. This word controls the phase accumulator rate, and thus, the output frequency of the DACOUT sinusoidal wave form. The output carrier frequency is calculated by the following : This input is the phase modulation control word to the NCO. This word controls the phase offset following the phase accumulator. This phase offset is used to phase modulate the output carrier. 31

FWWRN This input is the low asserted frequency word write strobe. This strobe input registers the FREQWORD input on the rising edge. This strobe can be asynchronous to the SYSCLK. SYSCLK This is the reference system clock input to the NCO. This clock is the sampling clock of the output carrier. PNCLK This input is the pseudo-noise generator clock input. This clock sets the data rate of the I and Q data outputs. RESETN This input is a low asserted global reset. When asserted, the internal phase and frequency word registers are cleared stopping the output carrier at 0 radians. DACOUT[7:0] This output is the sinusoidal DAC amplitude word. This word is valid on the rising edge of the DACCLK. The sinusoidal wave form output is represented by the following : f(t) = sin(2pFout(t) + Pout) DACCLK This output is the DAC clock strobe. This clock is the SYSCLK feed back to an output pin compensating for the latency of the NCO IO pins. The DACOUT amplitude words will be valid on the rising edge of the DACCLK. SIN This output is a single bit digital sine wave output. This sine wave output comes from the MSB of the phase accumulator. The output frequency of this pin is controlled by the frequency word input. COS This output is a single bit digital cosine wave output. This cosine wave output comes form the MSB and next most significant bit of the phase accumulator. The output frequency of this pin is controlled by the frequency word input. MSIN This output is a single bit digital sine wave output. This sine wave output comes from the MSB of the phase modulator. The output frequency of this pin is controlled by the frequency word input and phase offset bythe phase word input. This sine wave output is the same as the SIN output with a phase offset of plus 2p/28 * PHASEWORD. MCOS This output is a single bit digital cosine wave output. This cosine wave output comes form the MSB and next most significant bit of the phase modulator. The output frequency of this pin is controlled by the frequency word input and the phase offset by the phase word input. This cosine 32

wave outputis the same as the COS output with a phase offset of plus 2p/28 * PHASEWORD. IDATA QDATA This output is a 25 - 1 pseudo noise random pattern. This output is not a functional part of the NCO design but used to demonstrate phasemodulation using the phase port. This output is a 25 - 1 pseudo noise random pattern. This output is not a functional part of the NCO design but used to demonstrate phase modulation using the phase port. Figure 6: The External IO Interface Top Level (dds.v)

The top level of the NCO design instantiates the functional blocks of the NCO design and the PN generator block.

PN Generator (pngen.v)

This module is not part of the NCO design but is used to produce a sample random data pattern to modulate the carrier output. This module uses the PNCLK input to clock two Gold code 5 bit PN generators. The outputs of the PN generators are IDATA and QDATA outputs.

The lower level block of this NCO design consist of a synchronous frequency word input register, a synchronous phase word input register, a 32 bit pipe lined phase accumulator, an 8 bit phase adder, and a sin lockup table. A detailed description of each of the NCO blocks and the PN generator are provided in the following sections.

Load Frequency Word (loadfw.v)

The load frequency word block is a synchronizing loading circuit. The FREQWORD[31:0] input drives a the data input to the 32 bit fwreg register that is sampled on the rising edge of the FWWRN write strobe. The FWWRN strobe also drives the data input to a metastable flip flop fwwrnm that is used in conjunction with a synchronous register fwwrns to produce a FWWRN rising edge strobe. This rising edge strobe loadp1 is then piped for an additional 3 clock cycles producing the load strobes loadp2, loadp3, and loadp4. The load strobes are used to signal when to update the synchronous pipe line 8 bit registers pipefw1, pipefw2, pipefw3, and pipefw4 to the sampled frequency word content. The pipe line registers are concatenated to produce the 32 bit synchronous frequency word output SYNCFREQ[31:0] that is staggered to compensate for the 32 bit pipe lined phase adder.

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Phase Word Accumulator (phasea.v)

The phase accumulator block is a 32 bit accumulator that is pipe lined in 8 bit sections. This module instanciates a schematic captured carry lock ahead CLA adder that has a carry in and carry out port. The synchronous frequency word, staggered to match the pipe lined accumulator, is loaded into the B input of the CLA adders. The sum output of the CLA adders are registered in the pipe registered with the output tied back to the A input of the CLA adders. The carry output of the CLA adders is registered in the pipec registers with the output tied to the next most significant CLA adder carry input. The most significant sum output register pipe4 is assigned to the PHASE output port giving a phase value quantized to 8 bits. A digital sine and cosine value is also calculated from the pipe4 register and brought out of the chip as SIN and COS.

Load Phase Word (loadpw.v)

The load phase word block is a synchronizing loading circuit. The PHASEWORD[7:0] input drives the data input to the 32 bit pwreg register that is sampled on the rising edge of the PWWRN write strobe. The PWWRN strobe also drives the data input to a metastable flip flop pwwrnm that is used in conjunction with a synchronous register pwwrns to produce a FWWRN rising edge strobe. This rising edge strobe load is used to signal when to update the synchronous phase word register phswd. The phswd register is assigned to the synchronous phase word output SYNCPHSWD[7:0].

Phase Modulator (phasemod.v)

The phase modulator block is used to phase offset the phase accumulator 8 bit quantized output with the synchronous phase word from the load phase word block. This module instantiates a CLA adder with the A input tied to the synchronous phase output and the B input tied to the phase accumulator output. The sum output of the adder is registered in the mphsreg register and assigned to the MODPHASE output port. A modulated version of the sine and cosine values are calculated and brought out of the chip as MSIN and MCOS.

Sine Lockup (sinlup.v)

This module takes the modulated phase value form the phase modulator block and translated the quantized 8 bit value into a sine wave form amplitude value quantized to 8 bits. The translation from phase to amplitude is performed by a sine ROM table that in instantiated in this module. The ROM table is reduced to a ? of the symmetrical sine wave form and the MSB of the sine wave form is equivalent to the modulated phase input.This module performs the calculations to reconstruct a complete period of the sine wave form from the ? representation of the ROM table and the MSB of the modulated phase input.

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To better understand the processing of this module, consider the following. The modulated phase value is a 0 to 2p value quantized to 8 bits 2p/28. The quantized value for p/2, p, 3p/2, and 2p are 0x3F, 0x7F, 0xBF, and 0xFF. The amplitude values for 0 to p/2 is stored in the ROM table. The amplitude values for p/2 to p are the ROM table output in the reverse order. The amplitude values for p to 3p/2 are the same output as the amplitude value from 0 to p/2 with the output from the ROM table inverted. Finally the amplitude value for 3p/2 to 2p are the same as for p to 3p/2 with the ROM table accessed in reverse.

This module manages the address values to the ROM table and the amplitude outputs to form the complete period of the sine wave form. The first process of generating the sine wave function is the addressing of the ROM table such that phase angles p/2 to p and 3p/2 to 2p are addressed in the reverse order. Reverse addressing is accomplished by simply inverting the ROM table address input vector. The phase modulated address input is inverted when the MODPHASE[6] is one and is then registered in the phaseadd register. The phase address is used to address the ROM sine table with the output registered in the qwavesin_ff register. To construct the negative amplitude values of the sine wave form, the MSB of the modulate phase word input is registered twice in modphase_msb1_ff and modphase_msb2_ff, compensating for the two cycle latency of the phaseadd and qwavesin_ff registers. The delayed MSB bit is used to invert the ROM table output when one. The altered ROM table output and the invert of the delayed modulated phase word MSB are finally registered in by the dac_ff register and then assigned to the DACOUT output port.

Sine ROM Table (romtab.v)

This module is the sine wave form ROM table. This table converts the phase word input to a sine amplitude output. To conserve area, only ? of the symmetrical sine wave form is stored in the ROM. The sine values stored in this table are the 0 to p/2 unsigned values quantized to 8 bits. Thus, the ROM table requires a 6 bit phase address input and outputs a 7 bit amplitude output. The sinlup module processes the phase and amplitude values to produce a complete sine period.

Dan Morelli has over 9 years of design and management experience. His areas of expertise include spread spectrum communications (involving GPS, TDRSS, and 802.11), PC chip set and system architecture, cell library development (for ECL devices) and ASIC development. He has been published and has multiple patents awarded and pending. Dan currently works for Accelent Systems Inc., an electronic design consulting company, where he is a founder and the VP of Engineering.

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在一个快速逻辑FPGA中的调制直接数字频率合成器

DDS（直接数字频率合成）总的介绍

在探讨许多复杂的相位连续的调制技术中，对模拟电路中输出波形的控制已经越来越困难。在这些设计中，使用非线性数字式设计除去电路板需要的调整额外输出和温度。一个适合这个目标的数字式设计就是直接数字频率合成器（DDS）。一个DDS系统仅仅使用一个恒定参考时钟输入和将该时钟分解为指定的量化数位频率输出或者对参考时钟频率取样。这种形式是频率控制使得DDS系统成为需要精确频率扫描比如雷达尖叫声或者快速频率计量器的理想系统。根据数字输入控制字以控制输出频率，DDS系统可以用来当作一个允许精确频率连续改变相位的锁相环（PLL）。根据后面的说明，我们知道DDS系统还可以使用输入数字相位控制字来控制输出载波的相位。用数字式控制载波相位，很容易产生一个高频谱密度的相位调制载波。

本文主旨是给读者一个基本的DDS设计和寄生输出响应的知识。本文将展示一个运行于45MHz的快速现场可编辑逻辑器件。

一个基本的DDS系统包括一个数字振荡器（NCO）用来产生输出载波，和一个数模转换器（DAC）用来将从NCO过来的数字式正弦曲线字产生一个抽样的模拟载波。当DAC的输出是根据参考时钟频率的抽样时，通常用一个圆滑波形的低通滤波器来消除混叠成分。图1是一个典型的DDS系统设计图表。根据输入的参考时钟抽样经过NCO来产生输出载波。NCO的基本构成是一个相位累加器和一个正弦ROM查找表。通过增加NCO的载波相位调制的输出能力可以提高DDS系统的设计。图2是一个详细的展示可变相位调制器的典型NCO设计图表。

图1 典型的DDS系统 图2 典型的NCO设计

为了更好的理解NCO设计的各种功能，首先考虑仅包括一个相位累加器和一个正弦ROM查找表的基本NCO设计。与欧拉公式（Euler’s formula）图解比较就能最好地理解这两个表的NCO设计的功能。欧拉公式的图解如图3所示，是一个单位向量绕着实轴和虚平面的中心以W rad/s的速度转圈。

这个频率控制字是最后一个抽样相位值通过一个N位加法器的连续地累加而成。加法器的输出是参考抽样时钟通过一个N位寄存器的抽样。当累加器达到N位最大值的时候，累加器翻转然后继续。画出抽样累加器的值对时间的关系正如图3所示的一个锯齿波。

图3 欧拉公式图解

然后相位累加器的抽样输出用来在一个正弦量化值表里进行查找。抽样相位到正弦量化的转化可以看作是真实的或者虚拟的成分及时地影射。因为相位累加器的比特位数决定了频率调整的步进，一个典型的相位累加器的大小是24到32位。由于正弦

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ROM表的大小是跟寻址范围直接成比例的，因此，不是所有相位累加器的24或32位都用来作为正弦ROM表的地址。仅是相位累加器的高Y（Y〈N〉位是用来作为正弦ROM表的地址，Y通常不必要等于正弦ROM表的输出量位D。

因为一个NCO输出的一个基于一个数字表示的相位和正弦波量化形式的载波，所以设计者可以完全的控制输出载波的频率，相位和幅度。通过加入一个相位端口和一个相位加法器到一个基本的NCO设计中，NCO的输出载波当M等于相位端口数和M小于或等于Y（用来作为正弦ROM表的地址位数）时可以被M矩阵相位调制。假如系统设计需要幅度调制如QAM，可以加入一个量化端口来调整正弦ROM表的输出。注意到这个端口没有在图2里表示出来以及这个特色没有在简单的快速逻辑FPGA设计中论证。最后，频率是调制是一个基本的NCO设计给出的。因为频率控制字是跟抽样时钟是同步装载到DDS的，频率的转化是相位连续的。

虽然DDS系统给设计者完全地控制复杂的调制合成，但是在一个非线性数字格式的正弦相位和量级的表示却是复杂的新设计。在取样任何的连续时间信号时，必须考虑取样原理和量子化误差。

为了理解DDS系统中取样理论的效果，最好看一下时间和频率域的DDS合成过程。就象上面规定的，通过以指定的速率累积的形式由NCO产生一个正弦波然后用一个相位的值来定位一个正弦调制ROM表的值。因此，NCO本质上用一个正弦波和用NCO的上升或下降沿输出参考取样时钟对其取样。图4表示在时间和频率域里NCO的处理。注意到这个表示并非量子化假设。

基于频率控制字的装载，NCO在一个时期内提供一批幅度的输出值。这个正弦曲线的频率域表示在指定的频率里是一个推动的作用。NCO在NCO参考时钟速率下输出这个正弦曲线的离散数字取样。在时间域里，NCO输出是一个取样时钟边缘闸门乘于正弦波形式产生的一个推动序列正弦振幅的作用。在频率域里，参考时钟的取样产生一系列在K倍的NCO时钟频率脉冲（当K=...-1，2，1，2....）。当在时间域里取样时钟乘于正弦曲线，正弦曲线频率域成分和取样时钟需要卷积来产生NCO输出频率域表示的NCO输出。

频率域的结果是在正弦曲线基本频率的脉冲作用和别的脉冲作用发生在K倍的NCO时钟频率加上或减去基本频率。基本的和别的成分发生在：

K*Fclk - Fout K*Fclk + Fout

当K = ... -1, 0 , 1, 2 ..... 和 K = 0是NCO正弦曲线基本频率。 Fout是指定的NCO正弦曲线输出频率 Fclk是NCO参考时钟频率 图4 NCO输出的时域和频域表示

DDS系统中的DAC提取NCO的输出值并转化他们的值为模拟电压。图4显示出时

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间和频率域DAC过程开始于NCO的输出的表示。DAC输出是一个抽样和保持那些NCO数字幅度控制字和转换那些值为一个模拟电压和保持那些值为一个抽样时钟周期的电路。DAC过程的时域结构是NCO抽样输出值和一个抽样周期脉冲的卷积。抽样脉冲的频率域结构是一个sin(x)/x功能和在抽样时钟频率的第一个零。因为时域是卷积的，频率域就是相当于相乘。这个乘法过程使得NCO输出有一个sin(x)/x包络。这个在DAC输出的衰减在下面计算出来而且一个抽样输出频谱如图5所示：

Atten(F) = 20log[(sin(pF/Fclk)/pF/Fclk)] 当F是输出频率

Fclk是抽样时钟频率

图5 DAC输出的时域和频域表示

根据取样理论，实际的值量子化为数字形式必须考虑一个DDS系统的性能分析。一个DDS系统的假的响应是主要由两个量子化参量确定的。这些参量是相位累加器的相位量子化和ROM正弦曲线表和DAC的量子化量级。

如上所示，相位累加器只有高Y比特是用来寻址ROM表。值得注意的是，仅用高Y位引入一个相位截短。当一个频率控制字包含一个非零的值在低（N-Y-1：0）位是装载到DDS系统的，低非零位累加到高Y位和使得产生一个相位截短。相位的截短出现的频率可以根据以下计算：

Ftrunc = FW(N-Y-1:0)/2N-Y * Fclk.

一个相位的截短会周期性（以Ftrunc速率）相位调制输出载波提前2p/28来补偿频率控制字间隔多于/2Y。相位的跳转由相位截短位累加在基波周围产生突刺。 这些突刺位于基频的正和负截短频率，突刺的大小是20log(2Y)dBc。一个相位截短突刺输出的例子如图5所示。

在一个典型的NCO设计里，正弦ROM表会保持一个1/4正弦波（0，Pi/2）的量级。ROM表是通过把所有可能的相位值地址和映射到实际正弦波大小的近似D比特来产生的。因此，最大的输出误差为?-? LSB（假设当突刺为-20log(2D)dBc的最坏情况时）。

类似于NCO的ROM表，一个DAC也同样是这样量子化数字值为模拟值的。一个DAC输出的模拟电压取决于输入的数字值。当设计NCO正弦ROM表时，一种方法是根据经验好于通过理解ROM表和DAC之间的交互作用而在DAC线性得出一些数据。DAC的量化曲线数字输入对应模拟输出的DAC量化曲线可以看作是理想线性的。微分线性和积分线性这两个线性参数通常是用来衡量DAC性能。

微分线性是指输出的步进大小为比特到比特。一个DAC必须编码一个最大的1LSB微分线性。当输入码增加，DAC的输出必须相应增加。假如DAC电压的增加不是对应于一个增加的输入数字值，可以说DAC是缺码的。因此，一个有大于1LSB微分线性的10比特DAC可以精确到9或者更小的比特。精确输出的比特数量会导致DDS当dl是微分线性的比特数量时的虚假的性能-20log(2dl)。

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积分线性是一个DAC的总的线性性能对一个理想的线性直线的一个衡量。那条直线图当DC偏置可能是DAC的最大或者最小时可以看作“最好的直线”，或者那条直线可以穿过输出的最大和最小值的结束点。超出输出范围时一个DAC会有一个特有的弯曲特性曲线。根据曲线的形状和对称度（半个DAC输出的周期对称），就可以产生DDS基本输出频率的输出“和”。当这些“和”接近和超过Nyquist频率，Fclk/2，这些“和”就成为样本之下和反映到重要的边带，0到Fclk/2。这个问题可以通过设置NCO的输出到Fclk/4加上一个轻微的偏移量来说明。第三谐波将倒减去3折轻微的偏移量基波和二次谐波相交Nyquist频率的2折偏移量，留下一个反射图象在边缘。一个典型的频率建立的过程如图5。

另外DAC将产生谐波失真的性质是任意输出波形的对称的分解，例如一个不同的上升和下降时间。这些性质通常可以由电路板的DAC的外部元件来修正，例如一个RF变压器，电路板设计问题，衰减点等。

基于DDS系统的复杂性，工程师应该考虑使用独立的装置来进行设计数字控制的振荡器，数字到模拟的转化器，和低通滤波器。这些方法可以允许在系统的许多点对信号进行观察，至今在最终方案中仍是足够简洁的应用。二者选其一，离散的实现可以作为一个单片混合ASIC信号的原型制作工具。

笔者在DAC设计方面采用了一种Harris H15721评估板。NCO作为DDS设计的主要部分，和一个随机的发生器来测试信号调制，是65%一个快速FPGA设计的执行方案。这个QL16x24的4000门的FPGA，是由于其是一个高性能，易用，和强大的开发工具。 这个NCO的设计包括以下：

在位CLA加法原理图的Verilog开发 捕获和生成网络表到Verilog 32位频率控制字输入 基于8位的32相位累加器 8位相位调制控制字 8位正弦ROM查找表

设计大多数用Verilog语言描述，通过Verilog快速逻辑的巨大的网络表库的修正的8位提前进位加法器。整个设计环节不会超过4天（2天描述设计以及1天半确定硬件原型）。一个45MHz的设计在仿真软件上的第一次运行，一切工作得很出色。

论文所用来说明DDS性能参量的图是通过测试配置来提供的。

如下的图1-1标明了NCO设计的外部IO接口。每个信号的功能如下表所示。

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本文来源：https://www.bwwdw.com/article/nan3.html