硬件实验： 电子时钟电路图、主要VHDL程序、波形仿真图及操作截

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【附录】 一、全局电路图 第 页 共 页

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二、局部电路图 1.计时模块设计 （1）秒位计时电路如图2.1.1所示： 秒高位 秒低位 秒低位 图2.1.1 秒位计时电路 （2）分位计时电路如图2.1.2所示： 分高位 分低位 图2.1.2 分位计时电路 （3）时位计时电路如图2.1.3所示： 时高位 时低位 图2.1.3 时位计时电路 第 页 共 页

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2.校时模块设计 （1）秒位校时电路如图2.2.1所示： 图2.2.1 秒位校时电路 （2）分位校时电路如图2.2.2所示： 图2.2.2 分位校时电路 （3）时位校时电路如图2.2.3所示： 图2.2.3 时位校时电路 3.复位模块设计 电路请参看全局电路图。 第 页 共 页

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4.报时模块设计 如图2.4.1所示 图2.4.1 整点报时电路 5.分频与译码模块设计 本实验设计中，分频与译码模块由VHDL编程实现，VHDL程序的结构： 设计实体 库 程序包 实体说明 结构体1 结构体2 … 结构体n 配置 在VHDL程序中，库用来存放已经编译过的实体说明、结构体、程序包和配置等，它可以作为其他设计单元的资源。在VHDL程序中，程序包主要用来存放各个设计实体都能共享的数据类型、子程序说明、属性说明和元件说明等部分。 （1）分频程序及注释如下： library ieee; --引用IEEE库 use ieee.std_logic_1164.all; --使用STD_LOGIC_1164程序包 use ieee.std_logic_arith.all; --使用STD_LOGIC_ARUTH程序包 use ieee.std_logic_unsigned.all; --使用STD_LOGIC_UNSIGNED程序包 entity Separate is --实体Separate说明 第 页 共 页

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port (clk1k:in std_logic; --链接模式:名称clk1k,端口模式IN, 数据类型STD_LOGIC Hz1_out:out std_logic; --链接模式: 名称Hz1_out，端口模式OUT, 数据类型STD_LOGIC Hz10_out:out std_logic); --链接模式: 名称Hz10_out，端口模式OUT, 数据类型STD_LOGIC end Separate; architecture fenp of Separate is --结构体fenp说明 signal f10hz:std_logic; --信号说明：信号名f10hz，数据类型STD_LOGIC signal f1hz:std_logic; --信号说明：信号名f1hz，数据类型STD_LOGIC begin process(clk1k) --进程语句 variable numa:integer range 0 to 100; --变量说明：名称numa，类型INTEGER，范围0—100 variable numb:integer range 0 to 511; --变量说明：名称numb，类型INTEGER，范围0—511 begin if clk1k'event and clk1k='1' then if numa<250 then numa:=numa+1; else numa:=1; f2hz<=not f2hz; end if ; if numb<500 then numb:=numb+1; else numb:=1; f1hz<=not f1hz; end if ; end if; Hz1_out<=f1hz; Hz2_out<=f2hz; end process; end fenp; 所形成的模块如图2.4.1所示： 图2.4.1 分频器 （2）共阳数码管显示译码模块（BCD—七段码）程序及注释如下： library ieee; --引用IEEE库 use ieee.std_logic_1164.all; --使用STD_LOGIC_1164程序包 use ieee.std_logic_arith.all; --使用STD_LOGIC_ARUTH程序包 use ieee.std_logic_unsigned.all; --使用STD_LOGIC_UNSIGNED程序包 entity decoder is --实体decoder说明 Port (Qa,Qb,Qc,Qd:in std_logic; --链接模式:名称Qa、Qb、Qc、Qd,端口模式IN, --数据类型STD_LOGIC q3:out std_logic_vector(6 downto 0) ); --链接模式: 名称q3[6…0]，端口模式OUT, --数据类型STD_LOGIC_VECTOR 第 页 共 页

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end decoder; architecture Behavioral of decoder is --结构体Behavioral说明 SIGNAL seg:std_logic_vector(3 downto 0); --信号说明：信号名seg，数据类型STD_LOGIC_VECTOR begin seg<=Qd&Qc&Qb&Qa; --标准逻辑矢量的并置运算,用于位的连接 process(Qa,Qb,Qc,Qd) --进程：敏感信号Qa,Qb,Qc,Qd begin case seg is --根据BCD码与七段码的一一对应关系，赋值输出信号 when \when \when \when \when \when \when \when \when \when \when others => q3<=\不显示 end case; --case语句结束 end process; --进程语句结束 end Behavioral; --结构体说明结束 所形成的模块如图2.4.2所示： 图2.4.2 数码管显示译码器 三、波形仿真图 1.计时仿真 （1）秒位计时仿真如图3.1.1所示： 图3.1.1 秒位计时波形仿真（未加译码显示） 第 页 共 页

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（2）分位计时仿真如图3.1.2所示： 图3.1.2 分位计时波形仿真（未加译码显示） （3）时位计时仿真如图3.1.3所示： 图3.1.3 时位计时波形仿真（未加译码显示） 2.校时仿真（以校分、时为例） （1）分位校时仿真如图3.2.1所示： 图3.2.1 分位校时波形仿真（未加译码显示） 第 页 共 页

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（2）时位校时仿真如图3.2.1所示： 图3.2.2 时位校时波形仿真（未加译码显示） 3.复位仿真 复位仿真如图3.3.1所示：（时、分、秒显示均归零，即00：00 :00） 图3.3.1 复位波形仿真（未加译码显示） 4. 报时仿真 报时仿真如图3.4.1所示：（临近整点时，ring电平发生规律性变化，实现从四短一长的报时） 图3.4.1 整点报时波形仿真（01:00:00，已加译码显示） 第 页 共 页

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5. 分频仿真 分频仿真如图3.5.1~3.5.3所示：（例：输入clk：T=20ns，分频输出T1=2us、T2=20us） 图3.5.1 分频波形仿真（输入clk：T=20ns） 图3.5.2 分频波形仿真（分频输出：T1=2us） 图3.5.3 分频波形仿真（分频输出：T2=20us） 第 页 共 页

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四、部分实验操作截图 1.选择DEVICE如图4.1.1所示： 图4.1.1选择DEVICE 2.分配引脚如图4.1.2所示： 图4.1.2 分配引脚 第 页 共 页

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