组成原理考试题库

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组成原理题库题号题干答案 2

采用DMA方式传送数据时，每传送一个数据就要占用一个（）的时间。 A、指令周期 B. 机器周期 C. 存储周期 D. 总线周期 C 3

在中断响应过程中，（）操作可以通过执行程序实现。 A、关中断 B、保护断点 C、保护现场 D、读取中断向量 C 4

下列陈述中正确的是：

A、在DMA周期内，CPU不能执行程序

B、中断发生时，CPU首先执行入栈指令将程序计数器内容保护起来 C、DMA传送方式中，DMA控制器每传送一个数据就窃取一个指令周期 D、输入输出操作的最终目的是要实现CPU与外设之间的数据传输 D 5

中断向量地址是：

A、子程序入口地址 B、中断服务程序入口地址 C、中断服务程序入口地址指示器 C 6

在关中断状态，不可响应的中断是：

A、可屏蔽中断 B、硬件中断 C、软件中断 D、不可屏蔽中断 A 7

为了便于实现多级中断，保存现场信息最有效的方法是采用：

A、通用寄存器 B、堆栈 C、存储器 D、外存 B 9

下列数中最小的数为（）： A、101001B B、52Q C、29D D、233H C 10

一个8位二进制整数，采用补码表示，且由3个“1”和5个“0”组成，则其最小值是（）： A、-127 B、-32 C、-125 D、-3 C 11

若某数x的真值为-0.1010，在计算机中该数表示为1.0110，则该数所用的编码方法是（）码：

A、原 B、补 C、反 D、移 B 12

某数在计算机中用8421BCD码表示为0111 1000 1001，其真值是： A、789D B、789H C、1887D D、11110001001B A 21

某机字长32位，其中1位符号位，31位表示尾数。若用定点小数表示，则最大正小数为： A、+（1 -2-32 ） B、+（1 -2-31 ） C、2-32 D、2-31 B 22

若浮点数尾数用补码表示，则判断运算结果是否为规格化数的方法是： A、阶符与数符相同为规格化数 B、阶符与数符相异为规格化数

C、数符与尾数小数点后第一位数字相异为规格化数 D、数符与尾数小数点后第一位数字相同为规格化数 C 23

算术逻辑运算单元74181ALU可完成： A、16种算术运算功能 B、16种逻辑运算功能

C、16种算术运算功能和16种逻辑运算功能 D、4位乘法运算和除法运算功能 C 24

在集中式总线仲裁中，（）方式对电路故障最敏感。

A、菊花链方式 B、独立请求方式 C、分布式 D、计数器定时查询方式 A 25

计算机使用总线结构的主要优点是便于实现积木化，同时： A、减少了信息传输量 B、提高了信息传输的速度 C、减少了信息传输线的条数 D、加重了CPU的工作量 C 26

系统总线中地址线的功能是： A、选择主存单元地址 B、选择进行信息传输的设备 C、选择外存地址 D、指定主存和IO设备接口电路的地址 D 27

采用串行接口进行7位ASCII码传送，带有1位奇校验位，l位起始位和1位停止位,当传输率为9600波特时，字符传送速率为： A、960 B、873. C、1372 D、480 A 28

同步通信之所以比异步通信具有较高的传输速率，是因为： A、同步通信不需要应答信号且总线长度比较短 B、同步通信用一个公共的时钟信号进行同步 C、同步通信中，各部件存取时间比较接近 D、以上各项因素的综合结果

D 29

在集中式总线仲裁中，（）方式响应时间最快。 A、链式查询 B、独立请求 C、计数器定时查询 D、分布 B 30

计算机系统的输入输出接口是之间的交接界面。 A、CPU与存储器 B、存储器与外围设备 C、主机与外围设备 D、CPU与系统总线 C 31

在计数器定时查询方式下，若每次计数从0开始，则 A、设备号小的优先级高 B、设备号大的优先级高 C、每个设备使用总线的机会相同 D、以上都不对 A 32

在集中式总线仲裁中，方式相应最快。 A、链式查询 B、独立请求 C、计数器定时查询 D、不能确定 B 33

系统总线是指 A、运算器、控制器、寄存器之间的连接部件 B、运算器、寄存器、主存之间的连接部件 C、运算器、寄存器、外围设备之间的连接部件 D、CPU、主存、外围设备之间的连接部件 D 34

计算机的外围设备是指：

A、输入输出设备 B、外存设备 C、通信设备 D、除主机外的其他设备 D 35

下列外存中，属于顺序存取存储器的是：

A、U盘 B、硬盘 C、磁带 D、光盘 C 36

显示器的颜色数为256色，则刷新存储器每个单元的字长应该为： A、256位 B、8位 C、7位 D、16位 B 38

下面说法正确的是 A、半导体RAM信息可读可写，且断电后仍能保持记忆 B、半导体RAM属挥发性存储器，而静态的RAM存储信息是非挥发性的 C、静态RAM、动态RAM都属挥发性存储器，断电后存储的信息将消失 D、ROM不用刷新，且集成度比动态RAM高，断电后存储的信息将消失 C 39

存储单元是指： A、存放一个二进制信息位的存储元 B、存放一个机器字的所有存储元集合 C、存放一个字节的所有存储元集合 D、存放两个字节的所有存储元集合 B

采用虚拟存储器的主要目的是 A、提高主存储器的存取速度 B、扩大存储器空间，并能进行自动管理 C、提高外存储器的存取速度 D、扩大外存储器的存储空间 B 41

某SRAM芯片，存储容量为64K×16位，该芯片的地址线和数据线数目为： A、64，16 B、16，64 C、64，8 D、16，16 B 42

计算机系统中的存贮器系统是指： A、RAM存贮器 B、ROM存贮器 C、主存贮器

D、内存贮器和外存贮器 D 43

交叉存储器实质上是一种（）存储器，它能执行独立的读写操作 A、多模块，并行 B、多模块，串行 C、整体式，并行 D、整体式，串行 A 44

相联存储器是按进行寻址的存储器

A、地址指定方式 B、堆栈存取方式 C、内容指定方式 D、地址指定与堆栈存取方式结合 C 45

在主存和CPU之间增加cache的目的是 A、增加内存容量 B、提高内存的可靠性 C、解决CPU与内存之间的速度匹配问题 D、增加内存容量，同时加快存取速度 C 46

存储周期是指 A、存储器的读出时间 B、存储器进行连续读和写操作所允许的最短时间间隔 C、存储器的写入时间 D、存储器进行连续写操作所允许的最短时间间隔 B 47

用某个寄存器的值做操作数地址的寻址方式称为（）寻址。 A、直接 B、间接 C、寄存器 D、寄存器间接 D 48

堆栈寻址方式中，设A为累加器，SP为堆栈指示器，MSP为SP所指示的栈顶单元，如果进栈的操作是：A-〉MSP, SP-1-〉SP, 那么出栈的操作应为： A、MSP－〉A, SP+1－〉SP B、SP+1－〉SP, MSP－〉A C、SP-1－〉SP, MSP－〉A D、MSP－〉A, SP-1－〉SP

B 49

变址寻址方式中，操作数的有效地址等于：

A、基值寄存器内容加上形式地址（位移量） B、堆栈指示器内容加上形式地址（位移量） C、变址寄存器内容加上形式地址（位移量） D、程序记数器内容加上形式地址（位移量） C 50

从以下有关RISC的描述中，选择最合适的答案。

A、采用RISC技术后，计算机的体系结构又恢复到早期的比较简单的情况。

B、为了实现兼容，新设计的RISC，是从原来CISC系统的指令系统中挑选一部分实现的。 C、RISC的主要目标是减少指令数，提高指令执行效率。 D、RISC设有乘、除法指令和浮点运算指令。 C 51

指令系统中采用不寻址方式的目的主要是 A、实现存储程序和程序控制 B、缩短指令长度，扩大寻址空间，提高编程灵活性 C、可以直接访问外存 D、提供扩展操作码的可能并降低指令译码难度 B 52

单地址指令中为了完成两个数的算术运算，除地址码指明的一个操作数外，另一个经常需采 A、堆栈寻址方式 B、立即寻址方式 C、隐含寻址方式 D、间接寻址方式 C 53

寄存器间接寻址方式中，操作数处在 A、通用寄存器 B、堆栈 C、主存储器 D、程序计数器 C 55

一般机器周期的时间是根据（）来规定的。 A、主存中读取一个指令字的时间 B、主存中读取一个数据字的时间 C、主存中写入一个数据字的时间 D、主存中读取一个数据字的时间 A 56

存放微程序的控制存储器称为： A、高速缓冲存储器 B、控制存储器 C、虚拟存储器 D、主存储器 B 57

以下叙述中正确描述的句子是： A、同一个CPU周期中，可以并行执行的微操作叫相容性微操作 B、同一个CPU周期中，可以并行执行的微操作叫相交性微操作 C、同一个CPU周期中，可以并行执行的微操作叫相斥性微操作 D、同一个CPU周期中，可以并行执行的微操作叫排他性微操作 A 58

计算机操作的最小时间单位是： A、时钟周期 B、指令周期 C、CPU周期

D、微指令周期 A 59

下列部件中不属于控制器的是： A、IR B、操作控制器 C、PC D、PSW D 60

同步控制是: A、只适用于CPU控制的方式 B、只适用于外围设备控制的方式 C、由统一时序信号控制的方式 D、所有指令执行时间都相同的方式 C 61

在CPU中跟踪指令后继地址的寄存器是： A、MAR B、PC C、IR D、PSW B 62

控制器、运算器和存储器合起来一般称为（）： A、IO部件 B、内存储器 C、外存储器 D、主机 D 63

冯?诺依曼机工作方式的基本特点是（）： A、按地址访问并顺序执行指令 B、精确结果处理 C、存储器按内部地址访问 D、自动工作 A 64

输入、输出设备以及辅助存储器一般统称为（）： A、IO系统 B、外围设备 C、外存储器 D、执行部件 B 65

计算机硬件能直接识别和执行的语言是（）： A、高级语言 B、汇编语言 C、机器语言 D、符号语言 C 66

一个C语言程序在一台32位机器上运行。程序中定义了三个变量x、y和z，其中x和z为int型，y为short型。当x=127，y=-9时，执行赋值语句z=x+y后，x、y和z的值分别是2009原题、第一章：计算机系统概述 A、x=0000007FH，y=FFF9H，z=00000076H B、x=0000007FH，y=FFF9H，z=FFFF0076H C、x=0000007FH，y=FFF7H，z=FFFF0076H D、x=0000007FH，y=FFF7H，z=00000076H D 67

某计算机处理器主频为50MHz，采用定时查询方式控制设备A的IO，查询程序运行一次所用的时钟周期数至少为500。在设备A工作期间，为保证数据不丢失，每秒需对其查询至少200次，则CPU用于设备A的IO的时间占整个CPU时间的百分比至少是 2011年原题、第八章：输入输出系统 A、0.02% B、0.05% C、0.20% D、0.50% C 68

在系统总线的数据线上，不可能传输的是 2011年原题、第六章：总线系统 A、指令 B、操作数 C、握手（应答）信号 D、中断类型号

C 69

假定不采用Cache和指令预取技术，且机器处于开中断状态，则在下列有关指令执行的叙述中，错误的是 2011年原题、第八章：输入输出系统 A、每个指令周期中CPU都至少访问内存一次 B、每个指令周期一定大于或等于一个CPU时钟周期 C、空操作指令的指令周期中任何寄存器的内容都不会被改变 D、当前程序在每条指令执行结束时都可能被外部中断打断 C 70

下列给出的指令系统特点中，有利于实现指令流水线的是 2011年原题、第四章：指令系统 Ⅰ. 指令格式规整且长度一致 Ⅱ、指令和数据按边界对齐存放 Ⅲ、只有LoadStore指令才能对操作数进行存储访问 A、仅Ⅰ、Ⅱ B、仅Ⅱ、Ⅲ C、仅Ⅰ、Ⅲ D、Ⅰ、Ⅱ、Ⅲ D 71

某机器有一个标志寄存器，其中有进位借位标志CF、零标志ZF、符号标志SF和溢出标志OF，条件转移指令bgt（无符号整数比较大于时转移）的转移条件是 2011年原题、第五章：中央处理器 A、CF+OF=1 B、SF+ZF=1 C、CF+ZF=1 D、CF+SF=1 C 72

偏移寻址通过将某个寄存器内容与一个形式地址相加而生成有效地址。下列寻址方式中，不、属于偏移寻址方式的是 2011年原题、第四章：指令系统 A、间接寻址 B、基址寻址 C、相对寻址 D、变址寻址 A 73

某计算机存储器按字节编址，主存地址空间大小为64MB，现用4M8位的RAM芯片组成32MB的主存储器，则存储器地址寄存器MAR的位数至少是 2011年原题、第三章：存储系统 A、22位 B、23位 C、25位 D、26位 D 74

下列各类存储器中，不采用随机存取方式的是 2011年原题、第三章：存储系统 A、EPROM B、CDROM C、DRAM D、SRAM B 75

下列选项中，描述浮点数操作速度指标的是 2011年原题、第二章：运算方法和运算器 A、MIPS B、CPI C、IPC D、MFLOPS D 76

假定一台计算机的显示存储器用DRAM芯片实现，若要求显示分辨率为16001200，颜色深度为24位，帧频为85HZ，显示总带宽的50%用来刷新屏幕，则需要的显存总带宽至少约为（）2010年原题、第七章：外围设备 A、245 Mbps B、979 Mbps C、1958 Mbps D、7834 Mbps D 77

单级中断系统中，中断服务程序执行顺序是（）2010年原题、第八章：输入输出系统 I 保护现场 Ⅱ 开中断 Ⅲ 关中断 Ⅳ 保存断点 V 中断事件处理 Ⅵ 恢复现

场 Ⅶ 采访中断返回 A、I→V→Ⅵ→Ⅱ→Ⅶ B、Ⅱ→I→V→Ⅶ C、Ⅲ→Ⅳ→V→Ⅵ→Ⅶ D、Ⅳ→I→V→Ⅵ→Ⅶ A 78

下列不会引起指令流水阻塞的是（）2010年原题、第五章：中央处理器 A、数据旁路 B、数据相关 C、条件转移 D、资源冲突 A 79

下列寄存器中，汇编语言程序员可见的是（）2010年原题、第五章：中央处理器 A、存储器地址寄存器（MAR） B、程序计数器（PC） C、存储器数据寄存器（MDR） D、指令寄存器（IR） B 80

下列命令组合情况中，一次访存过程中，不可能发生的是（）2012年原题、第三章：存储系统 A、TLB未命中，Cache未命中，Page未命中 B、TLB未命中，Cache命中，Page命中 C、TLB命中，Cache未命中，Page命中 D、TLB命中，Cache命中，Page未命中 D 81

下列有关RAM和ROM的叙述中，正确的是（）2010年原题、第三章：存储系统 I RAM是易失性存储器，ROM是非易失性存储器 II RAM和ROM都采用随机存取方式进行信息访问 III RAM和ROM都可用作Cache IV RAM和ROM都需要进行刷新 A、仅I和II B、仅II和III C、仅I，II，III D、仅II，III，IV A 82

假定用若干个2k4位芯片组成一个8k8位存储器，则地址0B1FH所在芯片的最小地址是（）2010年原题、第三章：存储系统） A、0000H B、0600H C、0700H D、0800H D 83

假定变量i，f，d数据类型分别为int，float和double（int用补码表示，float和double分别用IEEE754单精度和双精度浮点数据格式表示），已知i=785，f=1.5678E3，d=1.5E100、若在32位机器中执行下列关系表达式，则结果为真是（）2010年原题、第二章：运算方法和运算器

（I）i==int floatI （II）f==float int f （Ⅲ）f==float double f （IV）d+f-d==f A、仅I和II B、仅I和III C、仅II和III D、仅III和IV B 84

下列选项中，能引起外部中断的事件是2009年原题、第八章：输入输出系统 A、键盘输入 B、除数为0 C、浮点运算下溢 D、访存缺页 A 85

假设某计算机的存储系统由Cache和主存组成。某程序执行过程中访存1000次，其中访问Cache缺失（未命中）50次，则Cache的命中率是2009年原题、第三章：存储系统 A、5% B、9.5% C、50% D、95%

D 86

假设某系统总线在一个总线周期中并行传输4字节信息，一个总线周期占用2个时钟周期，总线时钟频率为10MHz，则总线带宽是2009年原题、第六章：总线系统 A、10MBs B、20MBs C、40MBs D、80MBs B 87

相对于微程序控制器，硬布线控制器的特点是2009年原题、第五章：中央处理器 A、指令执行速度慢，指令功能的修改和扩展容易 B、指令执行速度慢，指令功能的修改和扩展难 C、指令执行速度快，指令功能的修改和扩展容易 D、指令执行速度快，指令功能的修改和扩展难 D 88

某计算机的指令流水线由四个功能段组成，指令流经各功能段的时间（忽略各功能段之间的缓存时间）分别为90ns、80ns、70ns和60ns，则该计算机的CPU时钟周期至少是2009年原题、第五章：中央处理器 A、90ns B、80ns C、70ns D、60ns A 89

下列关于RISC的叙述中，错误的是2009年原题、第五章：中央处理器 A、RISC普遍采用微程序控制器 B、RISC大多数指令在一个时钟周期内完成 C、RISC的内部通用寄存器数量相对CISC多 D、RISC的指令数、寻址方式和指令格式种类相对CISC少 A 90

某机器字长16位，主存按字节编址，转移指令采用相对寻址，由两个字节组成，第一字节为操作码字段，第二字节为相对位移量字段。假定取指令时，每取一个字节PC自动加1。若某转移指令所在主存地址为2000H，相对位移量字段的内容为06H，则该转移指令成功转移后的目标地址是2009年原题、第四章：指令系统 A、2006H B、2007H C、2008H D、2009H C 91

某计算机主存容量为64KB，其中ROM区为4KB，其余为RAM区，按字节编址。现要用2K8位的ROM芯片和4K4位的RAM芯片来设计该存储器，则需要上述规格的ROM芯片数和RAM芯片数分别是2009年原题、第三章：存储系统 A、1，15 B、2，l5 C、1，30 D、2，30 D 92

浮点数加、减运算过程一般包括对阶、尾数运算、规格化、舍入和判溢出等步骤。设浮点数的阶码和尾数均采用补码表示，且位数分别为5位和7位（均含2位符号位）。若有两个数X=272932，Y=2558，则用浮点加法计算X+Y的最终结果是2009原题、第二章：运算方法和运算器 A、00111 1100010 B、00111 0100010 C、01000 0010001 D、发生溢出 D 93

一个C语言程序在一台32位机器上运行。程序中定义了三个变量x、y和z，其中x和z为int型，y为short型。当x=127，y=-9时，执行赋值语句z=x+y后，x、y和z的值分别是2009原题、第二章：运算方法和运算器 A、x=0000007FH，y=FFF9H，z=00000076H B、x=0000007FH，y=FFF9H，z=FFFF0076H C、x=0000007FH，y=FFF7H，z=FFFF0076H D、x=0000007FH，y=FFF7H，z=00000076H

D 94

冯偌依曼计算机中指令和数据均以二进制形式存放在存储器中，CPU区分它们的依据是2009原题、第一章：计算机系统概述 A、指令操作码的译码结果 B、指令和数据的寻址方式 C、指令周期的不同阶段 D、指令和数据所在的存储单元 C 95

浮点数加、减运算过程一般包括对阶、尾数运算、规格化、舍入和判溢出等步骤。设浮点数的阶码和尾数均采用补码表示，且位数分别为5位和7位（均含2位符号位）。若有两个数X=272932，Y=2558，则用浮点加法计算X+Y的最终结果是2009原题、第一章：计算机系统概述 A、00111 1100010 B、00111 0100010 C、01000 0010001 D、发生溢出 D 96

某计算机的Cache共有16块，采用2路组相联映射方式（即每组2块）。每个主存块大小为32字节，按字节编址。主存129号单元所在主存块应装入到的Cache组号是2009原题、第三章：存储系统 A、0 B、2 C、4 D、6 C 97

下列选项中，能缩短程序执行时间的措施是（）2010年原题、第五章：中央处理器 I提高CPU时钟频率，II优化数据通过结构，III对程序进行编译优化 A、仅I和II B、仅I和III C、仅II和III D、I，II，III D 98

假定有4个整数用8位补码分别表示r1=FEH，r2=F2H，r3=90H，r4=F8H，若将运算结果存放在一个8位寄存器中，则下列运算会发生溢出的是（）2010年原题、第二章：运算方法和运算器 A、r1×r2 B、r2×r3 C、r1×r4 D、r2×r4 B 99

下列选项中的英文缩写均为总路线标准的是（）2010年原题、第六章：总线系统 A、PCI，CRT，USB，EISA B、ISA，CPI，VESA，EISA C、ISA，SCSI，RAM，MIPS D、ISA，EISA，PCI，PCI-Express D 100

float型数据通常用IEEE 754单精度浮点数格式表示。若编译器将float型变量x分配在一个32位浮点寄存器FR1中，且x=-8.25，则FR1的内容是 2011年原题、第二章：运算方法和运算器 A、C104 0000H B、C242 0000H C、C184 0000H D、C1C2 0000H A 101

下列给出的指令系统特点中，有利于实现指令流水线的是 2011年原题、第五章：中央处理器 Ⅰ. 指令格式规整且长度一致 Ⅱ、指令和数据按边界对齐存放 Ⅲ、只有LoadStore指令才能对操作数进行存储访问 A、仅Ⅰ、Ⅱ B、仅Ⅱ、Ⅲ C、仅Ⅰ、Ⅲ D、Ⅰ、Ⅱ、Ⅲ D 102

某计算机有五级中断L4～L0，中断屏蔽字为M4M3M2M1M0，Mi=1（0i4）表示对Li级中断进

行屏蔽。若中断响应优先级从高到低的顺序是L4L0L2L1L3 ，则L1的中断处理程序中设置的中断屏蔽字是2011年原题、第八章：输入输出系统 A、11110 B、01101 C、00011 D、01010 D 2

按机器补码浮点运算步骤，计算[xy]补. x=2-011 0.101 100，y=2-010（-0.011 100）先将x、y转换成机器数形式：

x=2-011 0.101 100，y=2-010（-0.011 100） [x]补=1，101；0.101 100, [y]补=1，110；1.100 100

[Ex]补=1,101, [Ey]补=1,110, [Mx]补=0.101 100, [My]补=1.100 100 1）对阶：

[DE]补=[Ex]补+[-Ey]补 = 11,101+ 00,010=11,111 0，

应Ex向Ey对齐，则：[Ex]补+1=11，101+00，001=11，110 = [Ey]补 [x]补=1，110；0.010 110 2）尾数运算：

[Mx]补+[My]补= 0.010 110 + 11.100 100=11.111010 [Mx]补+[-My]补=0.010 110 + 00.011100= 00.110 010 3）结果规格化：

[x+y]补=11，110；11.111 010 = 11，011；11.010 000 （尾数左规3次，阶码减3） [x-y]补=11，110；00.110 010, 已是规格化数。 4）舍入：无 5）溢出：无

则：x+y=2-101（-0.110 000） x-y =2-0100.110 010 3

已知cache命中率为0.98，主存存取周期为200ns，cache比主存快4倍，求cache主存的效率和平均访问时间。

效率为94.3%；平均访问时间为53ns。 6

设阶为5位包括2位阶符, 尾数为8位包括2位数符, 阶码、尾数均用补码表示, 完成下列取值的[X+Y]，[X-Y]运算：

（1）X=2-011×0.100101 Y=2-010×-0.011110 解：（1）将y规格化得：y=×-0.111100

[x]浮=1101，00.100101[y]浮=1101，11.000100[-y]浮=1101，00.111100 ①对阶

[ΔE]补=[Ex]补+[-Ey]补=1101+0011=0000 ∴Ex=Ey ②尾数相加

相加相减 00.100101 00.100101 +11.000100 +00.111100 ------------ --------------

11.101001 01.100001 [x+y]浮=1101,11.101001 左规[x+y]浮=1100,11.010010 ∴x+y=×-0.101110

[x-y]浮=1101,01.100001 右规[x-y]浮=1110,00.1100001 舍入处理得[x-y]浮=1110,00.110001 ∴x-y=×0.110001 7

已知X和Y, 用变形补码计算X-Y, 同时指出运算结果是否溢出。 1 X=0.11011 Y= -0.11111 2 X=0.10111 Y=0.11011 3 X=0.11011 Y=-0.10011

解：（1）先写出x和y的变形补码，再计算它们的差 [x]补=00.11011[y]补=11.00001[-y]补=00.11111 [x-y]补=[x]补+[-y]补=00.11011+00.11111=01.11010 ∵运算结果双符号不相等∴为正溢出 X-Y=+1.1101B

（2）先写出x和y的变形补码，再计算它们的差 [x]补=00.10111[y]补=00.11011[-y]补=11.00101 [x-y]补=00.10111+11.00101=11.11100 ∴x-y=-0.001B无溢出

（3）先写出x和y的变形补码，再计算它们的差 [x]补=00.11011[y]补=11.01101[-y]补=00.10011 [x-y]补=[x]补+[-y]补=00.11011+00.10011=01.01110 ∵运算结果双符号不相等∴为正溢出 X-Y=+1.0111B 8

已知X和Y, 用变形补码计算X+Y, 同时指出运算结果是否溢出。（1）X=0.11011 Y=0.00011 （2）X= 0.11011 Y= -0.10101 （3）X=-0.10110 Y=-0.00001

解：（1）先写出x和y的变形补码再计算它们的和 [x]补=00.11011[y]补=00.00011

[x+y]补=[x]补+[y]补=00.11011+00.00011=0.11110 ∴x+y=0.1111B无溢出。

（2）先写出x和y的变形补码再计算它们的和 [x]补=00.11011[y]补=11.01011 [x+y]补=[x]补+[y]补=00.11011+11.01011=00.00110 ∴x+y=0.0011B无溢出。

（3）先写出x和y的变形补码再计算它们的和 [x]补=11.01010[y]补=11.11111

[x+y]补=[x]补+[y]补=11.01010+11.11111=11.01001 ∴x+y=-0.10111B无溢出 9

写出十进制数 -5的IEEE754编码。解：-5D=-101B

在IEEE754规范中规格化表示应该为1.01×22，e=127+2=129 则IEEE754规范编码为：11000000101000000000000000000000 10

X的补码为：10101101，用负权的概念计算X的真值。解：X=1×+1×+1×+1×+1×+=-83 11

某总线在一个总线周期中并行传送8个字节的数据，假设一个总线周期等于一个总线时钟周期，总线时钟频率为70MHZ ，求总线带宽是多少？

解：设总线带宽用Dr表示，总线时钟周期用T=1f表示，一个总线周期传送的数据量用D表示，根据定义可得：

Dr＝TD=D×1ｆ＝8B×70×106s=560MB 12

某显示器的分辨率为800×600，灰度级为256色，试计算为达到这一显示效果需要多少字节？所需字节数为：256色即28，每像素占8位=1字节，则800×600×B=480000B 13

设显示器分辨率为1024×768，颜色深度3B，帧频为72Hz，计算刷新屏幕时存储器带宽是多少？所需带宽=1024×768×3B×72s=768K×216B=162MBs 14

设某硬盘有20个磁头，1024个柱面，每柱面46个扇区，每扇区可记录512字节。试计算该硬盘的容量。

磁盘容量=20×46×1024×512B=460MB 15

已知cache主存的效率是85%，平均访问时间为60ns，cache比主存快4倍，求主存的存取周期和cache的命中率。

主存的存取周期是204ns；cache命中率是94%。 16

设某RAM芯片，其存储容量为16K×8位，问： 1 该芯片引出线的最小数目应该是多少？ 2 存储器芯片的地址范围是多少？由题：

116K=214，所以地址线为14根，字长8位，所以数据线为8根，加上芯片片选信号CS，读信号RD，写信号WR，电源线、地线，其引出线最小数目为27根。 2存储器芯片的地址范围为：0000H～3FFFH。 17

有一个16K×16的存储器，用1K×4的DRAM芯片（内部结构为64×16）构成，设读写周期为0.1ms，问：

1 采用异步刷新方式，如单元刷新间隔不超过2ms，则刷新信号周期是多少？ 2 如采用集中刷新方式，存储器刷新一遍最少用多少读写周期？死时间率多少？由题：

1刷新信号间隔为2ms64=31.25ms，此即刷新信号周期

2设T为读写周期，且列向16组同时进行刷新，则所需刷新时间为64T，已知T=0.1ms，则死时间率=64T2000×100%=0.32% 18

设存储器容量为32M字，字长64位，模块数m=4，分别用顺序方式和交叉方式进行组织。若存

储周期T=200ns，数据总线宽度为64位，总线传送周期t=50ns。问：顺序存储器和交叉存储器的平均存取时间、带宽各是多少？

顺序存储器和交叉存储器连续读出m=4字的信息总量都是：q=64位×4=256位顺序存储器和交叉存储器连续读出4个字所需的时间分别是： T1=mT=4×200ns=800ns T2=T+m-1t=200ns+3×50=350ns

顺序存储器和交叉存储器的平均存取时间分别是： T1a=T=200ns T2a=350ns4=87.5ns

顺序存储器带宽w1=qt1=256b800ns=32×107bs 交叉存储器带宽w2=qt2=256b350ns=73×107bs 21

CPU执行一段程序时，CACHE完成存取的次数为5000次，主存完成存取的次数为200次。已知CACHE存取周期为40ns，主存存取周期为160ns。分别求CACHE的命中率H、平均访问时间Ta和CACHE-主存系统的访问效率e。由题：H=NcNc+Nm=50005200≈0.96 Ta=Tc+1-H×Tm=40ns+1-0.96×160ns=46.4ns E=TcTa=40ns46.4ns×100%=86.2% 22

设某计算机数据线、地址线均是8位，有一条相对寻址的无条件转移指令存于内存的20H单元中，指令给出的位移量D=00010101B，该指令占用2个字节，试计算：1）取该指令时PC的内容；2）该指令执行结束时PC的内容。

1）PC=20H；2）PC=PC+D+2=20H+2+00010101B=37H 23

在流水线浮点加法器中，假设有取指、译码、执行和回写四个过程段，每个过程段所需要的时间分别为：T1=60ns，T2=50ns，T3=90ns，T4=80ns，试计算该加法器的加速比是多少。该流水线时钟周期至少为T=90ns，若采用非流水方式进行，则其所需要的时间为T1+T2+T3+T4=60+50+90+80=280ns，因此加速比=28090≈3.1。 1

设机器数字长为8位（含1位符号位），用补码运算规则计算：A=964， B=-1332，求A+B。 A=964= 0.001 0010B, B= -1332= -0.011 0100B

[A]补=0.001 0010, [B]补=1.100 1100

[A+B]补= 0.0010010 + 1.1001100 = 1.1011110 无溢出 A+B= -0.010 0010B = -1764 2

什么是中断嵌套？

每一个中断源有一个优先权，一般来说，优先权高的中断级可以打断优先权低的中断服务程序，以程序嵌套方式进行工作。 3

什么是中断？

计算机在执行正常程序的过程中，出现某些异常事件或某种请求时，处理机暂停执行当前程序，转而执行更紧急的程序，并在执行结束后，自动恢复执行原先程序的过程。 4

说明外围设备的IO控制方式分类及特点。 1.主要有：

1程序查询方式：CPU和操作和外围设备的操作能够同步，且硬件结构比较简单。

2程序中断方式：一般适用于随机出现的服务，且一旦提出要求应立即响应，节省CPU的时间开销，但其硬件结构要稍微复杂一些

3直接内存访问（DMA）方式：数据传送速度很高，传送速率仅仅受到内存访问时间的限制。需要更多硬件，适用于内存和高速外设之间大批数据交换的场合。

4通道方式：可实现对外设的统一管理和外设与内存之间的数据传送，显著提高CPU的工作效率

外围处理机方式：时通道方式的进一步发展，基本上独立于主机工作，结构更接近于一般处理机 5

一次中断过程大致可以分为哪些过程？主要有： 1中断申请 2排队判优 3中断响应

4中断处理。包括现场保护，中断服务程序执行等 5中断返回 6

某加法器进位链小组信号为C4C3C2C1 ，低位来的信号为C0 ，请分别按下述两种方式写出C4C3C2C1的逻辑表达式。

（1）串行进位方式（2）并行进位方式解：（1）串行进位方式：

C1=G1+P1C0其中：G1=A1B1，P1=A1⊕B1 C2=G2+P2C1 G2=A2B2，P2=A2⊕B2 C3=G3+P3C2 G3=A3B3，P3=A3⊕B3 C4=G4+P4C3 G4=A4B4，P4=A4⊕B4 2并行进位方式： C1=G1+P1C0

C2=G2+P2G1+P2P1C0

C3=G3+P3G2+P3P2G1+P3P2P1C0

C4=G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C0 其中G1-G4，P1-P4表达式与串行进位方式相同。 7

什么是奇偶校验码？

奇偶校验码用于检验信息在传输、存储和处理过程中出现的错误。奇偶校验码只是一种最简单的检错码，只能检错不能纠错，且仅能检出奇数个错误。 8

简述计算机中采用二进制代码的优点。（1）技术上容易实现；（2）运算规则简单；

（3）可借助于逻辑代数来分析、研究；（4）与其它进制的转换容易。 9

简述常见的总线仲裁方式。解：仲裁方式：

（1）集中式仲裁方式： ①链式查询方式； ②计数器定时查询方式； ③独立请求方式；（2）分布式仲裁方式。 10

简述波特率和比特率的区别。

波特是信号传输速度的单位，波特率等于每秒内线路状态的改变次数。标准波特率有：1200、2400、4800、9600、19200等， 1200波特率即指信号能在1秒钟内改变1200次值。

二进制系统中，信息的最小单位是比特，仅当每个信号元素代表一比特信息时，波特率才等于比特率。 11

简述接口的典型功能。解：

接口通常具有：控制、缓冲、状态、转换、整理、程序中断等功能。 12

简述总线特性包括哪4个方面。

物理特性：描述总线的物理连接方式（电缆式、主板式、背板式）；功能特性：描述总线中每一根线的功能；

电气特性：定义每一根线上信号的传递方向、传递方式（单端方式或差分方式等），以及有效电平范围；

时间特性：定义了总线上各信号的时序关系。 13

说明外围设备有哪几种类型。

输入设备、输出设备、外存设备、数据通信设备、过程控制设备 14

说明磁盘找道时间和等待时间的含义。

磁盘找道时间是指磁头移动到信息所在磁道所需要的时间，一般是一个平均时间值。等待时间是指磁头等待当前磁道上对应扇区的信息到达磁头下的时间，也一般是个平均时间值。 15

说出至少三种加速CPU和存储器之间有效传输的措施。

主要有：加长存储器的字长；采用双端口存储器；加入CACHE；采用多体交叉存储器。 16

存储保护主要包括哪几个方面？

存储保护一般涉及存储区域保护和访问方式保护两大方面。前者主要有页表保护、键保护、环保护等方式，后者则主要考虑对主存信息使用的读、写、执行三种方式的保护。 17

计算机存储系统分为哪几个层次？

计算机存储系统一般指：CPU内的寄存器、CACHE、主存、外存、后备存储器等五个层次。 18

指令格式结构如下所示，试分析指令格式及寻址方式特点。 31 25 24 23 20 19 0 OP I

目标寄存器

20位地址

1单字长二地址指令

2OP有7位,最多可以指定128条指令

3RS型指令,目标寄存器4位可指定16寄存器,源操作数由20位地址指定,根据I的取值可以是直接寻址或是间接寻址 19

说明RISC指令系统的主要特点。

指令条数少，指令长度固定，指令格式、寻址方式种类少，只有取数存数指令访问存储器。 20

一个比较完善的指令系统应该包括哪几类指令？

数据传送指令，算术运算指令，逻辑运算指令，程序控制指令，输入输出指令，堆栈指令，字符串指令，特权指令。 21

简述CPU基本功能解：

1指令控制：程序的顺序控制，称为指令控制。

2操作控制：管理并产生每条指令的操作控制信号，并把操作控制信号送往相应的部件，从而控制这些部件按指令的要求进行动作。

3时间控制：对各种操作实施时间上的定时，称为时间控制。 4数据加工：对数据进行算术运算和逻辑运算处理。 22

简述什么是微指令？解：

每个微周期的操作所需的控制命令构成一条微指令。微指令包含了若干微命令信息。 23

简述什么是微命令？解：

微命令指控制部件通过控制线向执行部件发出的各种控制命令，是构成控制信号序列的最小单位。 24

简述什么是指令周期？解：

指令周期是指取出并执行一条指令的时间。它由若干个CPU周期组成。 25

简述什么是微程序控制器？解：

微程序控制器是采用微程序方式构成的控制器，以若干有序微指令组成的微程序解释执行一条机器指令。它由控制存储器、微指令寄存器、地址转移逻辑等构成。 26

解释机器指令和微指令的关系。

机器指令是控制计算机完成一个基本操作的命令；微指令则是控制部件中一组实现一定操作功能的微命令的组合。在微程序控制器中，一条机器指令需要由一组微指令组成的微程序来完成，即微程序完成对机器指令的解释执行。因此，一条机器指令对应多条微指令。 27

计算机内有哪两股信息在流动？如何区分它们？

一股是控制信息，即操作命令，其发源地是控制器，流向各个部件，形成指令流；一股是数据信息，它受控制信息的控制，从一个部件流向另一个部件，形成数据流。一般地，取指周期从内存读出的信息流是指令流，流向控制器；而执行周期从内存读出或向内存写入的信息流是数据流，在内存和运算器之间交互。 28

冯诺依曼体系结构要点

二进制；存储程序顺序执行；硬件由运算器、控制器、存储器、输入设备、输出设备组成

什么是存储容量？什么是单元地址？

解：存储容量：指存储器可以容纳的二进制信息的数量，通常用单位KB、MB、GB来度量，存储容量越大，表示计算机所能存储的信息量越多，反映了计算机存储空间的大小。

单元地址：单元地址简称地址，在存储器中每个存储单元都有唯一的地址编号，称为单元地址。 30

什么是外存？简述其功能。

外存：为了扩大存储容量，又不使成本有很大的提高，在计算机中还配备了存储容量更大的磁盘存储器和光盘存储器，称为外存储器，简称外存。外存可存储大量的信息，计算机需要使用时，再调入内存。 31

什么是内存？简述其功能。

解：内存：一般由半导体存储器构成，装在底版上，可直接和CPU交换信息的存储器称为内存储器，简称内存。用来存放经常使用的程序和数据。 32

指令和数据均存放在内存中，计算机如何区分它们是指令还是数据？

一般来讲，在取指周期中从存储器读出的信息即指令信息；而在执行周期中从存储器中读出的信息即为数据信息。 33

什么是适配器？简述其功能。

适配器：连接主机和外设的部件，起一个转换器的作用，以使主机和外设协调工作。 34

什么是CPU？简述其功能。

CPU：包括运算器和控制器。基本功能为：指令控制、操作控制、时间控制、数据加工。 1

中断处理过程为：中断请求→中断源识别判优→中断响应→中断处理→中断返回对 2

DMA控制器即采用DMA方式的外设与系统总线之间的接口电路。对 3

CPU将部分权力下放给通道，由通道实现对外设的统一管理，并负责外设与内存间的数据传送。对 4

为相互兼容，方便系统扩展，采用了通用IO标准接口对 5

ASCII码即美国国家信息交换标准代码。标准ASCII码占9位二进制位，共表示512种字符。错 6

引入浮点数的目的是在位数有限的前提下，扩大数值表示的范围。对 7

机器码是信息在计算机中的二进制表示形式。对 8

波特是信号传输速度的单位，波特率等于每秒内线路状态的改变次数。1200波特率即指信号能在1秒钟内改变1200次值。对 9

分时传送即指总线复用或是共享总线的部件分时使用总线。对 10

实现高速CPU与低速外设之间工作速度上的匹配和同步是计算机接口的主要功能之一。对 11

总线带宽是衡量总线性能的重要指标，它定义了总线本身所能达到的最高传输速率（但实际带宽会受到限制）。对 12

分辨率指显示器所能表示的像素个数，像素越密，分辨率越高，图像越模糊。错 13

光盘的优点是存储容量较大、耐用、易保存等。对 14

磁盘的找道时间和等待时间是随机的，所以一般取随机时间。错 15

磁盘的存取时间包括找道时间、等待时间和读写时间。对 16

位密度是指磁道单位长度上能记录的二进制位数。对 17

道密度是指沿磁盘半径方向单位长度上的磁道数。对 18

常见的打印机分为：点阵针式打印机、激光打印机、喷墨打印机。对 19

灰度级指黑白显示器中所显示的像素点的亮暗差别，在彩色显示器中则表现为颜色的不同。灰度级越高，图像层次越清楚逼真。对 20

存储元存储八位二进制信息，是计算机存储信息的最小单位。错

存储器带宽指单位时间里存储器所存取的信息量，是衡量数据传输的重要指标。常用单位有：位秒或字节秒。对 22

Cache主要强调大的存储容量，以满足计算机的大容量存储要求。错 23

外存（辅存）主要强调快速存取，以便使存取速度与CPU速度相匹配。错 24

计算机存储器功能是记忆以二进制形式表示的数据和程序。对 25

引入操作数寻址方式目的有：缩短指令长度、扩大寻址范围、提高编程灵活性等。对 26

指令系统指一台计算机中所有机器指令的集合，是表征计算机性能的重要因素。对 27

指令流水线中主要存在三种相关冲突：资源相关、数据相关及控制相关。对 28

并发性指两个或两个以上事件在同一时间间隔内发生。对 29

硬布线控制器的缺点：增加了到控存中读取微指令的时间，执行速度慢。错 30

微程序控制器的优点：规整性、灵活性、可维护性强。对 31

微操作是执行部件接受微命令后所进行的操作，是计算机硬件结构中最基本的操作。对 32

微命令指控制部件通过控制线向执行部件发出的各种控制命令，是构成控制信号序列的最小单位。对 33

时钟周期是CPU处理操作的最大时间单位。错 34

微程序控制器属于存储逻辑型，以微程序解释执行机器指令，采用存储逻辑技术实现。对

地址寄存器用于存放当前执行的指令码，供进行指令译码。错 36

程序计数器用于存放CPU正在执行的指令的地址。错 37

指令寄存器用于保存当前CPU所要访问的内存单元的地址。错 38

若某计算机字代表一条指令或指令的一部分，则称数据字。错 39

若某计算机字是运算操作的对象，即代表要处理的数据，则称指令字。错 40

数字计算机的特点：数值由数字量（如二进制位）来表示，运算按位进行。对 41

模拟计算机的特点：数值由连续量来表示，运算过程是连续的。对 1

DMA技术的出现使得高速外围设备可通过DMA控制器直接访问 [...]。内存储器 2

PC系统有两类中断源：①由CPU外部的硬件信号引发的称为[...]，它分为[...]中断和[...]中断；②由指令引发的称为[...]，其中一种是执行[...]引发的，另一种是[...]引发的。外部中断##可屏蔽##不可屏蔽##异常##软件中断指令##出错或故障## 3

常用的外围设备的IO控制方式有：[...]、[...]、[...]、[...]、[...]。

程序查询方式##程序中断方式##直接内存访问（DMA）方式##通道方式##外围处理机方式## 4

设有七位二进制信息码 0110101，则低位增设偶校验码后的代码为[...]。 01101010## 5

两个BCD码相加，当结果大于9时，修正的方法是将结果[...]，并产生进位输出。加6## 6

浮点运算器由[...]和[...]组成，它们都是[...]运算器。[...]只要求能执行[...]运算，而[...]要求能进行[...]运算。

阶码运算器##尾数运算器##定点##阶码运算器##加法和减法##尾数运算器##加、减、乘、除 7

现代计算机的运算器一般通过总线结构来组织。按其总线数不同，大体有[...]、[...]和[...]三种形式。

单总线结构##双总线结构##三总线结构## 8

提高加法器运算速度的关键是[...]。先行进位的含义是[...]。

降低进位信号的传播时间##低有效位的进位信号可以直接向最高位传递## 9

对阶时，使[...]阶向[...]阶看齐，使[...]阶的尾数向[...]移位，每[...]移一位，其阶码加一，直到两数的阶码相等为止。小##大##小##右##右## 10

在进行浮点加法运算时，需要完成为[...]、[...]、[...]、[...]、[...]和[...]等步骤。零操作数检查##对阶##尾数求和##结果规格化##舍入处理##溢出处理## 11

按IEEE754规范，一个浮点数由[...]、[...]、[...]三个域组成，其中[...]的值等于指数的[...]加上一个固定[...]。

符号位S##阶码E##尾数M##阶码E##真值e##偏移值## 12

移码表示法主要用于表示[...]数的阶码E，以利于比较两个数指数的大小和[...]操作。浮点数##对阶## 13

（26H或63H）异或135O的值为[...]。 58D 14

为了提高运算器的速度，可以采用[...]进位、[...]乘除法、流水线等并行措施。先行##阵列## 16

在一个16位的总线系统中，若时钟频率是100MHz，总线的周期为5个时钟周期，则总线带宽是[...] 40MBS 17

在总线上，由一个主方向多个从方进行写操作称为[...]；多个从方的数据在总线上完成AND或OR操作称为[...]。广播##广集## 18

单处理器系统中的总线可以分为三类，CPU内部连接各寄存器及运算部件之间的总线称为[...]；中、低速IO设备之间互相连接的总线称为[...]；同一台计算机系统内的高速功能部件之间相互连接的总线称为[...]。

内部总线##IO总线##系统总线## 19

按照总线仲裁电路的位置不同，总线仲裁分为[...]式仲裁和[...]式仲裁。集中##分布## 20

在单机系统中，三总线结构的计算机的总线系统由[...] 、[...]和[...]等组成。系统总线##内存总线##IO总线## 21

目前的CPU包括[...]、[...]和CACHE。控制器##运算器## 22

显示设备工作时，为了不断提供刷新图像的信号，必须把帧图像信息存储在[...]存储器中。刷新## 23

按读写性质划分，光盘可以分为[...]型光盘、[...]型光盘和[...]型光盘三种。只读##一次##重写## 24

磁盘上访问信息的最小物理单位是[...]。记录块（扇区）## 25

汉字在输入时采用[...]，在存储时采用[...]，在显示或打印时采用[...]。汉字输入编码##汉字机内码##汉字字模编码## 26

显示器上构成图像的最小单元或图象中的一个点称为[...]，磁盘记录面上的一系列同心圆称为[...]。像素##磁道## 27

DRAM存储器的刷新一般有[...]、[...]和[...]三种方式，之所以刷新是因为[...]。集中式##分散式##异步式##有电荷泄露、需要定期补充## 28

虚拟存储器只是一个容量非常大的存储器[...]模型，不是任何实际的[...]存储器，按照主存-外存层次的信息传送单位不同，虚拟存储器有[...]式、[...]式和[...]式三类。逻辑##物理##段##页##段页## 29

虚拟存储器指的是[...]层次，它给用户提供了一个比实际[...]空间大得多的[...]空间。主存-外存##主存##虚拟地址## 30

主存与CACHE的地址映射有[...]、[...]、[...]三种方式。全相联##直接##组相联## 31

双端口存储器和多模块交叉存储器属于[...]存储器结构，前者采用[...]技术，后者采用[...]技术。并行##空间并行##时间并行## 32

CPU能直接访问由[...]和[...]，但不能直接访问[...]。 CACHE##内存##外存## 33

存储器的技术指标主要有[...]、[...]、[...]和[...]。存储容量##存取时间##存储周期##存储器带宽## 34

对存储器的要求是[...]，[...]，[...]，为了解决这三方面的矛盾，计算机采用[...]和体系结构。容量大##速度快##成本低##多级存储## 35

一个较完善的指令系统应包含：[...]类指令，[...]类指令，[...]类指令，程序控制类指令，IO类指令，字符串类指令，系统控制类指令等。数据传送##算术运算##逻辑运算## 36

根据操作数所在位置，指出其寻址方式（填空）：（1）操作数在寄存器中，为[...]寻址方式。（2）操作数地址在寄存器，为[...]寻址方式。（3）操作数在指令中，为[...]寻址方式。

（4）操作数地址（主存）在指令中，为[...]寻址方式

（5）操作数的地址，为某一寄存器内容与位移量之和可以是[...]、[...]、[...]寻址方式。寄存器直接##寄存器间接##立即##直接##相对##基值##变址## 37

指令寻址方式主要有[...]（实现指令逐条顺序执行，PC+1-PC）和[...]（实现程序转移）。顺序寻址方式##跳跃寻址方式## 38

从计算机指令系统的角度看当前的计算机指令系统结构分为两大类：[...]、[...]。复杂指令集计算机（CISC）##精简指令集计算机（RISC）## 39

地址码表示[...]。以其数量为依据，可以将指令分为[...]、[...]和[...]等几种。操作数的地址##零地址指令##一地址指令##二地址指令##三地址指令## 40

二地址指令中，操作数的物理位置有三种型式，分别是[...]型、[...]型和[...]型。寄存器-寄存器（RR）##寄存器-存储器（RS）##存储器-存储器（SS）## 42

形成操作数地址的方式，称为[...]方式。操作数可以放在[...]寄存器、[...]寄存器、[...]和[...]中。数据寻址##专用##通用##内存##指令## 43

形成指令地址的方式，称为[...]方式，有[...]寻址和[...]寻址两种。指令寻址##顺序##跳跃## 44

指令字长度分为[...]、[...]、[...]三种形式。单字长##半字长##双字长## 45

指令格式是指令用[...]和表示的结构形式，指令格式由[...]字段和[...]两字段组成。二进制代码##操作码##地址码## 46

指令系统是表征一台计算机[...]的重要因素，它的[...]和[...]不仅直接影响到机器的硬件结构，也影响到[...]。

性能##格式##功能##系统软件## 47

请在括号内填入适当答案。在CPU中： 1 保存当前正在执行的指令的寄存器是[...]； 2 保存当前正要执行的指令地址的寄存器是[...]； 3 算术逻辑运算结果通常放在[...]和[...]。

指令寄存器IR##程序计数器PC##通用寄存器##数据缓冲寄存器DR## 48

硬布线器的设计方法是：先画出[...]流程图，再利用[...]写出综合逻辑表达式，然后用[...]等器件实现。

指令（周期）##布尔（逻辑）代数##门电路和触发器 49

微程序控制器由[...]、[...]、[...]三大部分组成，其中[...]是ROM存储器，用来存放[...]。控制存储器##微指令寄存器##地址转移逻辑##控制存储器##微程序## 50

流水CPU中的主要问题是：[...]相关、[...]相关和[...]相关。资源##数据##控制## 51

并行处理技术主要有三种形式：[...]并行、[...]并行和[...]并行。时间##空间##时间及空间## 52

微程序设计技术是利用[...]方法设计[...]的一门技术，具有规整性、[...]、可维护性等一系列优点。软件##控制器##灵活性## 53

微指令格式中，微指令的编码通常采用以下三种方式：[...]、[...]和[...]。直接表示法##编码表示法##混合表示法## 54

由于数据通路之间的结构关系，微操作可分为[...]和[...]两种。相容性##相斥性## 55

在程序执行过程中，控制器控制计算机的运行总是处于[...]、分析指令和[...]的循环当中。取指令##执行指令## 56

CPU从主存取出一条指令并执行该指令的时间叫[...]，它常用若干个[...]来表示，而后者又包含若干个[...]。

指令周期##机器周期##时钟周期## 57

CPU的四个主要功能是[...]、[...]、[...]和[...]。指令控制##操作控制##时间控制##数据加工## 58

目前的CPU包括[...]、[...]和CACHE。控制器##运算器## 59

系统软件包括：服务程序、语言程序、[...]、数据库管理系统。操作系统 61

计算机系统是一个由硬件和软件组成的多级层次结构，这通常由[...]、[...]、[...]、[...]和[...]等组成，在每一级上都可以进行[...]。

微程序级##一般机器级##操作系统级##汇编语言级##高级语言级##程序设计## 62

计算机的软件一般分为[...]和[...]两大部分。系统软件##应用软件## 63

计算机的硬件基本组成包括[...]、[...]、[...]、[...]和[...]五个部分。控制器##运算器##存储器##输入设备##输出设备## 1

如下图，当CPU对设备B的中断请求进行服务时，如设备A提出请求，CPU能够响应中断吗？为什么？如果设备B一提出请求总能立即得到服务，问怎样调整才能满足此要求？解：

（1）CPU不能响应中断

（2）因为同级中断不能嵌套，而A、B设备属于同级中断

（3）如果想要设备B一提出请求即能得到服务，则应该使设备B为最高优先级，这里可将设备B单独接至3级IR，处于最高优先级。 2

设某总线在一个总线周期中并行传送8个字节的数据，假设一个总线周期等于五个总线时钟周期，总线时钟频率为60MHz，求总线带宽等于多少？解：

总线带宽=8B601065=96MBs 3

设在异步串行传输系统中，每秒可传输20个数据帧，一个数据帧包含一个起始位，7个数据位，一个奇校验位，一个结束位，试计算其波特率和比特率。解：

波特率=（1+7+1+1）20=200波特，比特率=207=140bs 4

某总线在一个总线周期中并行传送8个字节的数据，假设一个总线周期等于一个总线时钟周期，总线时钟频率为70MHZ ，求总线带宽是多少？解：

设总线带宽用Dr表示，总线时钟周期用T=1f表示，一个总线周期传送的数据量用D表示，

根据定义可得：

Dr＝TD=D1ｆ＝8B70106s=560MB 5

用异步通信方式传送字符A和8，数据有7位，偶校验1 位。起始位1位, 停止位l位，请分别画出波形图。解：

字符A的ASCII码为41H=1000001B；字符8的ASCII码为38H=0111000B；串行传送波形图为：

注：B：起始位 C：校验位 S：停止位 6

某磁盘存贮器转速为3000转分，共有4个记录面，每毫米5道，每道记录信息为12288字节，

最小磁道直径为230mm，共有275道。问：

（1）磁盘存贮器的容量是多少？（2）最高位密度与最低位密度是多少？（3）磁盘数据传输率是多少？（4）平均等待时间是多少？解：

（1）每道记录信息容量=12288字节每个记录面信息容量=27512288字节共有4个记录面，所以磁盘存储器总容量为： 427512288字节=13516800字节

（2）最高位密度D1按最小磁道半径R1计算（R1=115mm）： D1=12288字节2R1=17字节mm 最低位密度D2按最大磁道半径R2计算： R2=R1+（2755）=115+55=170mm D2=12288字节2R2=11.5字节mm （3）磁盘传输率C=rN r=300060=50周秒

N=12288字节（信道信息容量） C=rN=5012288=614400字节秒（4）平均等待时间=12r=1250=10毫秒 7

CPU执行一段程序时, cache完成存取的次数为2420次，主存完成存取的次数为80次，已知cache存储周期为40ns，主存存储周期为240ns，求cache主存系统的效率和平均访问时间。解：

先求命中率h

h=ncnc+nm＝24202420＋80＝0.968 则平均访问时间为ta

ta＝0.96840＋1-0.968240＝46.4ns r＝24040＝6

cache主存系统的效率为e e＝1[r＋1－r0.968]＝86.2％ 8

某机器中，已知配有一个地址空间为0000H-3FFFH的ROM区域。现在再用一个RAM芯片8K8形成40K16位的RAM区域，起始地址为6000H,假定RAM芯片有CS和WE 信号控制端。CPU的地址总线为A15-A0，数据总线为D15-D0，控制信号为RW 读写，MREQ 访存。要求：（1）画出地址译码方案。（2）将ROM与RAM同CPU连接。解：

（1）依题意，主存地址空间分布如右图所示，可选用2片16K8位的EPROM作为ROM区；10片的8K8位RAM片组成40K16位的RAM区。ROM需14位片内地址，而RAM需13位片内地址，故可用A15-A13三位高地址经译码产生片选信号,方案如下:

（2）如图 9

用16K8位的DRAM芯片组成64K32位存储器，画出该存储器的组成逻辑框图。解：

组成64K32位存储器需存储芯片数为

N=（64K16K）（32位8位）=16（片）

每4片组成16K32位的存储区，有A13-A0作为片内地址，用A15，A14经2：4译码器产生片选信号，逻辑框图如下所示： 10

某机字长8位，用4K*8位的RAM芯片和2K*8位的ROM芯片设计一个容量为16K字的存储器，其中RAM为高8K字，ROM为低2K字，最低地址为0。（1）地址线和数据线各为多少根？（2）各种芯片的数量是多少？

（3）请画出存储器结构图及与CPU的连接图。（1）地址线14根，数据线8根；（2）2片RAM，1片ROM；（3）图略。 12

某8位机地址16位，用8K*8位的ROM芯片和8K*8位的ram芯片组成存储器，按字节编址，其中RAM的地址为0000H~5FFFH，ROM的地址为6000H~9FFFH。要求：（1）画出存储器空间分布图，并确定需要的RAM以及RAM芯片数量；（2）画出此存储器组成结构图及与CPU的连接图。（1）图略；需要3片RAM，2片ROM；（2）图略。 14

一种单地址指令格式如下所示，其中I为间接特征，X为寻址模式，D为形式地址。I，X，D组成该指令的操作数有效地址E。设R为变址寄存器，R1 为基值寄存器，PC为程序计数器，请在下表中第一列位置填入适当的寻址方式名称。

解：①直接寻址 ②相对寻址 ③变址寻址 ④基址寻址 ⑤间接寻址 ⑥基址间址寻址 15

流水线中有三类数据相关冲突：写后读（RAW）相关；读后写（WAR）相关；写后写（WAW）相关。判断以下三组指令各存在哪种类型的数据相关。 1 I1 LAD R1，A ； M（A）R1，M（A）是存储器单元 I2 ADD R2，R1 ；（R2）+（R1）R2 2 I3 ADD R3，R4 ；（R3）+（R4）R3 I4 MUL R4，R5 ；（R4）（R5） R4

3 I5 LAD R6，B ； M（B）R6，M（B）是存储器单元 I6 MUL R6，R7 ；（R6）（R7） R6 解：

（1）写后读（RAW）相关；

（2）读后写（WAR）相关，但不会引起相关冲突；（3）写后读（RAW）相关、写后写（WAW）相关 16

今有4级流水线分别完成取值、指令译码并取数、运算、送结果四步操作，今假设完成各步操作的时间依次为100ns,100ns,80ns,50ns。

请问：

（1）流水线的操作周期应设计为多少？

（2）若相邻两条指令发生数据相关，而且在硬件上不采取措施，那么第二条指令要推迟多少时间进行。

（3）如果在硬件设计上加以改进，至少需推迟多少时间？解：

1流水线的操作时钟周期t应按四步操作中最长时间来考虑,所以t=100ns；

2两条指令发生数据相关冲突情况：: ADDR1,R2,R3;R2+R3R1 SUBR4,R1,R5;R1-R5R4

两条指令在流水线中执行情况如下表所示:

ADD指令在时钟4时才将结果写入寄存器R1中,但SUB指令在时钟3时就需读寄存器R1了，显然发生数据相关，不能读到所需数据，只能等待。如果硬件上不采取措施,第2条指令SUB至少应推迟2个操作时钟周期，即t=2100ns=200ns；

3如果硬件上加以改进采取旁路技术,这样只需推迟1个操作时钟周期就能得到所需数据，即t=100ns。 17

已知某机采用微程序控制方式，其控制存储器容量为：51248位。微程序可在整个控制存储器中实现转移，可控制微程序转移的条件共4个，微指令采用水平型格式，后继微指令地址采用断定方式。请问:

（1）微指令中的三个字段分别应为多少位？

（2）画出围绕这种微指令格式的微程序控制器逻辑框图。

解：（l）假设判别测试字段中每一位作为一个判别标志，那么由于有4个转移条件，故该字段为4位；又因为控存容量为512单元，所以下地址字段为9位。微命令字段则是：

（48－4－9）=35位。

（2）对应上述微指令格式的微程序控制器逻辑框图如下图所示。

其中微地址寄存器对应下地址字，P字段即为判别测试字段，控制字段即为微命令字段，后两部分组成微指令寄存器。地址转移逻辑的输入是指令寄存器的OP码、各种状态条件以及判别测试字段所给的判别标志（某一位为1），其输出用于控制修改微地址寄存器的适当位数，从而实现微程序的分支转移（此例微指令的后继地址采用断定方式）。 18

某机有8条微指令I1-I8，每条微指令所包含的微命令控制信号如下表所示。

a-j分别对应10种不同性质的微命令信号。假设一条微指令的控制字段为8位，请安排微指令的控制字段格式。解：经分析，（e,f,h）和（b,i,j）可分别组成两个小组或两个字段，然后进行译码，可得六个微命令信号，剩下的a,c,d,g四个微命令信号可进行直接控制，其整个控制字段组成如下： 19

假设某机器有80条指令，平均每条指令由4条微指令组成，其中有一条取指微指令是所有指令公用的。已知微指令长度为32位，请估算控制存储器容量。解：

微指令条数为：（4-1）80+1=241条取控存容量为： 25632位=1KB 20

参见下图的数据通路，画出取数指令LDA（R3），RO的指令周期流程图，其含义是将R3为地址的主存单元的内容取至寄存器R0中，标出各微操作控制信号序列。解：LDA（R3），RO指令是一条取数指令，其指令周期流程图如下图所示： 21

参见下图的数据通路。画出存数指令STA R1 ，R2的指令周期流程图，其含义是将寄存器R1的内容传送至（R2）为地址的主存单元中。标出各微操作信号序列。解：STAR1，R2指令是一条存数指令，其指令周期流程图如下图所示： 22

设运算器结构如下图所示，IR为指令寄存器，R1～R3是三个通用寄存器，其中任何一个都可以作为源寄存器或目标寄存器，A和B是三选一多路开关，通路的选择分别由AS0、AS1和BS0、BS1控制，S1、S2是ALU的操作性质控制器：当S1S2=00时，ALU输出B；=01时输出A+B；=10时输出A-B；=11时输出B。另有三条机器指令：MOV（从源寄存器传送一个数到目标寄存器）、ADD（源寄存器内容于目标寄存器内容相加后送目标寄存器）和COM（源寄存器内容取反后送目标寄存器）。假设控存CM仅有16个单元，且只考虑运算器数据通路的控制，请设计微指令格式。

微指令参考格式如下：

AS1 AS0 BS1 BS0 S2 S1 +1 ALU-BUS LDIR LDR1 LDR2 LDR3 P1 P2 A3-A3

位号1 2 3 4 5 6 7 8 9 10 11 12 13 14 15-18 23

流水线中有写后读、读后写和写后写三种数据相关冲突，试判断下面指令存在哪种类型的数据相关。

I1：ADD R1，R2，R3 ；R2+R3 - R1 I2：SUB R4，R1，R5 ；R1-R5 - R4 解：

在I2指令进入流水线时，可能出现在I1指令写入R1前就读出R1内容，发生了写后读相关。 24

已知CPU结构如下图所示，其中包括一个累加器AC、一个状态寄存器和其他几个寄存器。各部分之间的连线表示数据通路，箭头表示信息传递方向。试完成以下工作：①写出图中四个寄存器A、B、C、D的名称和作用；②简述完成指令ADD Y的数据通路（Y为存储单元地址，本指令功能为AC+YAC）。解答：

A-数据缓冲寄存器DR、 B-指令寄存器IR、 C-主存地址寄存器AR、 D-程序计数器PC。

操作的数据通路为：

PCARMMDRIRYAR（MAR）MMDR（MDR）ALUADD（控制信号）AC 25

某计算机字长为16位，主存地址空间大小为128KB，按字编址，采用等字长指令格式，指令名字段定义如下：2010年原题、第四章：指令系统

转移指令采用相对寻址方式，相对偏移是用补码表示，寻址方式定义如下：

注：（X）表示有储蓄地址X或寄存器X的内容，请回答下列问题：

（1）该指令系统最多可有多少条指令？该计算机最多有多少个通用寄存器？存储器地址寄存器（MAR）和存储器数据寄存器（MDR）至少各需多少位？（2）转移指令的目标地址范围是多少？

（3）若操作码0010B表示加法操作（助记符为add），寄存器R4和R5的编号分别为100B和101B，R4的内容为1234H，R5的内容为5678H，地址1234H中的内容为5678H，地址5678H中的内容为1234H，则汇编语言为add（R4），（R5）+（逗号前为源操作数，逗号后为目的操作数）对应的机器码是什么（用十六进制表示）？该指令执行后，哪些寄存器和存储单元的内容会改变？改变后的内容是什么？

该题的考点是指令系统设计，注意操作码位数与指令条数的关系，地址码与寄存器数的关系，指令字长与MDR的关系，存储容量与MAR的关系；注意补码计算的偏移地址。（1）指令系统最多支持16 条指令；支持8 个通用寄存器； MAR 至少为16 位；MDR 至少为16 位。（2）转移指令的目标地址范围为0000H～FFFFH。（3）汇编语句add R4, R5+，对应的机器码为：2315H。

add R4, R5+指令执行后，R5 和存储单元5678H 的内容会改变。执行后，R5 的内容为5679H。内存5678H 单元的内容为68ACH。【解析]】

（1）该指令系统最多支持24=16 条指令；支持23=8 个通用寄存器；

因为地址空间大小为128 KB，按字编址，故共有64 K 个存储单元，地址位数为16 位，所以MAR 至少为16 位；因为字长为16 位，所以MDR 至少为16 位。（2）转移指令的目标地址范围为0000H～FFFFH。

（3）对于汇编语句add R4, R5+，对应的机器码为：0010 001 100010 101B，用十六进制表示为2315H。

该指令的功能是：把内存1234H 单元中的数据与内存5678H 单元中的数据进行相加，结果写回到5678H 单元，而且R5 的内容用作内存地址之后，还要执行R5 的内容加1 的操作，所以add R4, R5+指令执行后，R5 和存储单元5678H 的内容会改变。执行后，R5 的内容从5678H 变为5679H。内存5678H 单元的内容将变为该加法指令计算得到的和：5678H+1234H=68ACH。 26

某计算机的CPU主频为500MHz，CPI为5（即执行每条指令平均需5个时钟周期）。假定某外设

的数据传输率为0、5MBs，采用中断方式与主机进行数据传送，以32位为传输单位，对应的中断服务程序包含18条指令，中断服务的其他开销相当于2条指令的执行时间。请回答下列问题，要求给出计算过程。

（1）在中断方式下，CPU用于该外设IO的时间占整个CPU时间的百分比是多少？（2）当该外设的数据传输率达到5MBs时，改用DMA方式传送数据。假定每次DMA传送大小为5000B，且DMA预处理和后处理的总开销为500个时钟周期，则CPU用于该外设IO的时间占整个CPU时间的百分比是多少？（假设DMA与CPU之间没有访存冲突）2009年原题、第八章：输入输出系统试题分析:

（1）在中断方式下，每32位（4B）被中断一次，故每秒中断 0.5MB4B ＝ 0.51064 = 12.5104次

要注意的是，这里是数据传输率，所以1MB=106B。因为中断服务程序包含18条指令，中断服务的其他开销相当于2条指令的执行时间，且执行每条指令平均需5个时钟周期，所以，1秒钟之内用于中断的时钟周期数为 18+2512.5104＝12.5106

因为计算机的CPU主频为500MHz，故CPU用于中断的时间占整个CPU时间的百分比是 12.5106500106100％＝2.5％

（2）在DMA方式下，每秒进行DMA操作 5MB5000B ＝ 51065000 = 1103次

因为DMA预处理和后处理的总开销为500个时钟周期，所以1秒钟之内用于DMA操作的时钟周期数为

5001103＝5105

故DMA方式下，占整个CPU时间的百分比是 5105500106100％＝0.1％ 27

假定在一个8位字长的计算机中运行如下类C程序段： 2010年原题、第二章：运算方法和运算器

unsigned intx = 134; unsigned inty = 246; intm = x; intn = y;

unsigned intz1 = x-y; unsigned intz2 = x+y; intk1 = m-n; intk2 = m+n;

若编译器编译时将8个8位寄存器R1～R8分别分配给变量x、y、m、n、z1、z2、k1和k2。请回答下列问题。（提示：带符号整数用补码表示）

（1）执行上述程序段后，寄存器R1、R5和R6的内容分别是什么？（用十六进制表示）（2）执行上述程序段后，变量m和k1的值分别是多少？（用十进制表示）

（3）上述程序段涉及带符号整数加减、无符号整数加减运算，这四种运算能否利用同一个加法器辅助电路实现？简述理由。

（4）计算机内部如何判断带符号整数加减运算的结果是否发生溢出？上述程序段中，哪些带符号整数运算语句的执行结果会发生溢出？解答：

（1） R1=134=86H, R5=90H, R6=7CH；

134=1000 0110B=86H；x-y=1000 0110B-1111 0110B=1001 0000B=90H；x+y=1000 0110B+1111 0110B=0111 1100B（溢出）（2）m=-122,k1=-112

m=1000 0110B，做高位为符号位，则m的原码为1111 1010B=-122；n=1111 0110B n的原码为1000 1001=-10；k1=m-n=-112。

（3）无符号数和有符号数都是以补码的形式存储，加减运算没有区别（不考虑溢出情况时），只是输出的时候若是有符号数的最高位是符号位。

减法运算求[-x]补的时候，是连同符号位一起按位取反末位加1，但是如果有溢出情况，这两者是有区别的，所以可以利用同一个加法器实现，但是溢出判断电路不同。

（4）判断方法是如果最高位进位和符号位的进位不同，则为溢出；int k2=m+n;会溢出；三种方法可以判断溢出，双符号位、最高位进位、符号相同操作数的运算后与原操作数的符号不同则溢出。 28

某计算机的主存地址空间大小为256MB，按字节编址，指令Cache和数据Cache分离，均有8个Cache行，每个Cache行大小为64B，数据Cache采用直接映射方式，现有两个功能相同的程序A和B，其伪代码如下所示：2010年原题、第三章：存储系统

假定int类型数据用32位补码表示，程序编译时i,j,sum均分配在寄存器中，数组a按行优先方式存放，其地址为320（十进制数）。请回答下列问题，要求说明理由或给出计算过程。（1）若不考虑用于Cache一致性维护和替换算法的控制位，则数据Cache的总容量为多少？

（2）数组无素a[0][31]和a[1][1]各自所在的主存块对应的Cache行号分别是多少（Cache行号从0开始）？

（3）程序A和B的数据访问命中率各是多少？哪个程序的执行时间更短？【解答】

（1）数据Cache 的总容量为：4256 位（532 字节）。（2）数组a 在主存的存放位置及其与Cache 之间的映射为： a[0][31]所在主存块映射到Cache 第6 行， a[1][1] 所在主存块映射到Cache 第5 行。

（3）编译时i, j, sum 均分配在寄存器中，故数据访问命中率仅考虑数组a 的情况。 ①程序A 的数据访问命中率为93.75%； ②程序B 的数据访问命中率为0。程序A 的执行比程序B快得多。【解析]】

（1）主存容量256MB，按字节寻址的地址位数应为28 位，数据Cache分为8 行（用3 位地址），每行64B（用6 位地址），因此Cache 中每个字块的Tag 字段的位数应是28-9=19 位，还要使用一个有效位，二者合计为20 位；因此数据Cache 的总容量应为：64B8+2088B= 532B。（2）数组a 在主存的存放位置及其与Cache 之间的映射关系如下图所示。数组A[0][31]所在的主存块对应的Cache 行号是：（320+314）div 64 = 6，

数组A[1][1]所在主存块对应的Cache 行号：

320+2564+ 14 div 64 mod 8 = 5。

所以a[0][31]所在主存块映射到Cache 第6行， a[1][1]所在主存块映射到Cache 第5行。

（3）编译时i, j, sum 均分配在寄存器中，故数据访问命中率仅考虑数组a 的情况。 ①这个程序的特点是数组中的每一个int 类型的数据只被使用一次。数组A 按行优先存放，数据Cache 正好放下数组半行中的全部数据，即数据的存储顺序与使用次序有更高的吻合度，每个字块存16 个int类型的数据，访问每个字块中头一个字不会命中，但接下来的15 个字都会命中，访问全部字块都符合这一规律，命中率是1516，即程序A 的数据访问命中率为93.75%； ②程而程序B 是按照数组的列执行外层循环，在内层循环过程中，将连续访问不同行的同一列的数据，不同行的同一列数据使用的是同一个Cache 单元，每次都不会命中，命中率是0，程序执行特别慢。根据上述计算出的命中率，得出程序B 每次取数都要访问主存，所以程序A 的执行比程序B 快得多。 29

某计算机字长16位，采用16位定长指令字结构，部分数据通路结构如图6所示。图6中所有控制信号为1时表示有效、为0时表示无效，例如控制信号MDRinE为1表示允许数据从DB打入MDR，MDRin为1表示允许数据从内总线打入MDR。假设MAR的输出一直处于使能状态。加法指令ADD R1，R0的功能为R0+R1R1，即将R0中的数据与R1的内容所指主存单元的数据相加，并将结果送入R1的内容所指主存单元中保存。2009年原题、第五章：中央处理器

表1给出了上述指令取指和译码阶段每个节拍（时钟周期）的功能和有效控制信号，请按表1中描述方式用表格列出指令执行阶段每个节拍的功能和有效控制信号。

试题分析:

指令执行阶段每个节拍的功能和有效控制信号如表2所示。 30

某计算机存储器按字节编址，虚拟（逻辑）地址空间大小为16MB，主存（物理）地址空间大小为1MB，页面大小为4KB；Cache采用直接映射方式，共8行；主存与Cache之间交换的块大小为32B。系统运行到某一时刻时，页表的部分内容和Cache的部分内容分别如题44-a图、题44-b图所示，图中页框号及标记字段的内容为十六进制形式。 2011年原题：第三章：内部存储器：Cache

虚页号有效位页框号行号有效位标记 0

1 06 0 1 020 1 1 04 1

0 - 2 1 15 2 1 01D 3 1

02 3 1 105 4 0 - 4 1

064 5 1 2B 5 1 14D 6 0

- 6 0 - 7 1 32 7 1

27A

题44-a图页表的部分内容题44-b图 Cache的部分内容请回答下列问题。

（1）虚拟地址共有几位，哪几位表示虚页号？物理地址共有几位，哪几位表示页框号（物理页号）？

（2）使用物理地址访问Cache时，物理地址应划分成哪几个字段？要求说明每个字段的位数及在物理地址中的位置。

（3）虚拟地址001C60H所在的页面是否在主存中？若在主存中，则该虚拟地址对应的物理地址是什么？访问该地址时是否Cache命中？要求说明理由。

（4）假定为该机配置一个4路组相联的TLB共可存放8个页表项，若其当前内容（十六进制）如题44-c图所示，则此时虚拟地址024BACH所在的页面是否存在主存中？要求说明理由。组号有效位标记页框号有效位标记页框号有效位标记页框号有效位标记页框号 0 0 - - 1