数电仿真实验报告Multism

数字电路仿真实验报告

实验一 组合逻辑电路设计与分析

1实验目的

（1） 学习掌握组合逻辑电路的特点；

（2） 利用逻辑转换仪对组合逻辑电路进行分析与设计。

2实验内容：

实验电路及步骤：

（1） 利用逻辑转换仪对逻辑电路进行分析：

按下图所示连接电路。

XLC1U1A74LS136DU2A74LS04DU1CA BU2C74LS04D74LS136DU1B74LS136DU2B74LS04D 图表 1 待分析的逻辑电路A

经分析得到真值表和表达式：

数字电路仿真实验报告

逻辑功能说明：

观察真值表，我们发现当四个输入变量A、B、C、D中1的个数为奇数是，输出为0；当四个变量中的个数为偶数时，输出为1.该电路是一个四位输入信号的奇偶校验电路。

（2） 根据要求利用逻辑转换仪进行逻辑电路的设计。

问题提出：有一火灾报警系统，设有烟感、温感、紫外线三种类型不同的火灾探测器。为了防止误报警，只有当其中有两种或两种以上的探测器发出火灾探测信号时，报警系统才产生报警信号，试设计报警控制信号的电路 在逻辑转换仪面板上根据下列分析出真值表如下图所示：由于探测器发出的火灾探测信号也只有两种可能，一种是高端平（1），表示有火灾报警；一种是低电平（0），表示正常无火灾报警。因此，令A、B、C分别表示烟感、温感、紫外线三种探测器输出的信号，为报警控制电路的输入、令F为报警控制电路的输出。

（3） 在逻辑转换仪面板上单击按钮

到下图所示的最简化表达式。

（由真值表导出简化表达式）后得

数字电路仿真实验报告

（4）在上图的基础上单击图所示的逻辑电路

A13BC（由逻辑表达式得到逻辑电路）后得到如下

24567 思考题

（1） 设计一个4人表决电路。如果3人或3人以上同意，则通过；反之，则被否决。用

与非门实现。

记A、B、C、D四个变量表示一个人是否同意，若同意输出1，反之输出0。在逻辑转换仪面板上分析出真值表如下图所示：

化简逻辑表达式后并转化成与非门电路如下图所示

数字电路仿真实验报告

A1BCD23641059111478151213

（2） 利用逻辑转换仪对下图所示电路进行分析。

XLC1U1AU2A74LS04D74LS00DU1BU3BU3A74LS04D74LS10D74LS10D BAU1CU2B74LS04D74LS00D 得出真值表如下

数字电路仿真实验报告

逻辑功能分析：

当A、B不同时为1时，输出为C非； 当A、B同时为1时，输出为C。

A B端作为控制信号控制输出与C的关系。

实验二 编码器、译码器电路仿真实验

一、实验要求

（1） 掌握编码器、编译器的工作原理。 （2） 常见的编码器、译码器的应用。

二、实验电路：

（1）8-3线有限编码器具体点路如图所示：利用9个单刀双掷开关（J0—J8）切换8位信号输入端和选通输入端（~E）输入的高低电平状态。利用5个探测器（x1—x5）观察3为信号输出端、选通输出端、优先标志端输出信号的高低电平状态（探测器亮表示输出高电平“1”，灭表示输出低电平“0”）。

数字电路仿真实验报告

VDD5VJ11011121312345D0D1D2D3D4D5D6D7EIA2U1A0A1A2GSEO9761415A15 V 5 V A0X1E05 V 5 V 2.5 V Key = SpaceJ2Key = SpaceJ374LS148DKey = SpaceJ4Key = SpaceJ5Key = SpaceJ6J9Key = SpaceJ7Key = SpaceKey = SpaceJ8Key = SpaceGND

图表 2 8-3线优先编码器仿真电路

（2）3—8线译码器具体电路如下图所示，说明如下：

利用3个单刀双掷开关（J1—J3）切换二路输入端输入的高低电平状态。利用8个探测器（x0—x7）观察8路输出端输以信号的高低电平状态（探测器亮表示输出高电平“1”，灭表示输出低电平“0”）。使能端G1接高电平，G2A接低电平，G2B接低电平。

VCC5VX0R11kΩR2R31kΩ1kΩU1123ABCG1~G2A~G2BY0Y1Y2Y3Y4Y5Y6Y715141312111097X14.5 V X24.5 V X34.5 V 4.5 V J1Key = AJ264574LS138DKey = BJ3X44.5 V 4.5 V X54.5 V X64.5 V X7Key = C

图表 3 3-8线译码器仿真电路

数字电路仿真实验报告

三、实验步骤

（1）8-3线优先编码器实验步骤。 按图1所示连接电路。

切换9个单刀双掷开关（J0—J8）进行仿真实验，将结果填入表格中。输入端中的“1”表示接高电平，“0”表示接低电平，“X”表示接高、低电平都可以。输出端中的“1”表示探测器亮，“0”表示探测器灭。该编码器输入、输出均为低电平有效。

表格 1 8-3线优先编码器真值表（输入、输出端均为低电平有效）

输入端 ~E 1 0 0 0 0 0 0 0 0 0 Y7 X 1 1 1 1 1 1 1 1 0 Y6 X 1 1 1 1 1 1 1 0 X Y5 X 1 1 1 1 1 1 0 X X Y4 X 1 1 1 1 1 0 X X X Y3 X 1 1 1 1 0 X X X X Y2 X 1 1 1 0 X X X X X Y1 X 1 1 0 X X X X X X Y0 X 1 0 X X X X X X X A2 1 1 1 1 1 1 0 0 0 0 A1 1 1 1 1 0 0 1 1 0 0 输出端 A0 1 1 1 0 1 0 1 0 1 0 GS 1 1 0 1 1 0 0 0 0 0 E0 1 0 1 1 1 1 1 1 1 1 （2）3-8线译码器实验步骤。 按图2所示连接电路。

切换3个单刀双掷开关（J1-J3）进行仿真实验，得到下表所示结果。输入端中的“1”表示接到电平，“0”表示接低电平。输出端中的“1”表示探测器亮，“0”表示探测器灭。该译码器输入高电平有效，输出低电平有效。

表格 2 3-8线译码器真值表（输入高电平有效，输出低电平有效）

输入端 G1 1 1 1 1 1 1 1 1 G2A G2B A2 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 A1 0 0 1 1 0 0 1 1 A0 0 1 0 1 0 1 0 1 Y0 0 1 1 1 1 1 1 1 Y1 1 0 1 1 1 1 1 1 Y2 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 输出端 Y3 Y4 1 1 1 1 0 1 1 1 Y5 1 1 1 1 1 0 1 1 Y6 1 1 1 1 1 1 0 1 Y7 1 1 1 1 1 1 1 0 四、思考题：

（1）利用两块8-3线优先编码器74LS148D设计16-4线优先编码电路，然后仿真验证16-4线优先编码器的逻辑功能。

按图3连接电路

数字电路仿真实验报告

VDD5VJ123423Key = 1J35Key = 2J467Key = 3J589Key = 4J6J91112131415Key = 7GNDJ1018Key = 8J1117161074LS148D12474LS148D263125282930U12220U2192127X15 V X25 V X35 V X45 V X55 V Key = 0J2Key = 5J7Key = SpaceKey = 6J8Key = 9J12Key = AJ13Key = BJ14Key = CJ15Key = DJ16GNDVDDKey = EJ17Key = F

验证功能正确与8-3线优先编码器的逻辑功能相仿。（真值表略）

（2） 利用两块3-8线译码器74LS138D设计4-16线译码电路，然后仿真验证4-16线译码

的逻辑功能。

数字电路仿真实验报告

X1VDD5VR11kΩR31kΩVDDR51kΩR71kΩKey = 4Key = 3J4114U2123645ABCG1~G2A~G2BY0Y1Y2Y3Y4Y5Y6Y715141312111097X2X3X4X5X6X7X82.5 V 2.5 V 2.5 V 2.5 V 2.5 V 2.5 V 2.5 V 2.5 V U15J1123ABCG1~G2A~G2BY0Y1Y2Y3Y4Y5Y6Y7151413121110971Key = 1J27234GND5618681074S138D9Key = 22423221221J320191314151674S138DGNDX9X10X11X12X13X14X152.5 V X162.5 V 2.5 V 2.5 V 2.5 V 172.5 V 2.5 V 2.5 V

验证功能与3-8线译码器相仿。

实验三 竞争冒险电路仿真实验

1实验目的

（1） 掌握组合逻辑电路产生竞争冒险的原因。 （2） 学会竞争冒险是否可能存在的判断方法。 （3） 了解常用消除竞争冒险的方法。

2实验原理

在组合逻辑电路中，由于门电路存在传输延时时间和信号状态变化的速度不一致等原因，使信号的变化出现快慢的差异，这种现象叫竞争，竞争的结果是使输出端可能出现错误的信号，这种现象叫做冒险。所以有竞争不一定有冒险，有冒险一定存在竞争。

利用卡诺图可以判断组合逻辑电路是否可能村组啊竞争冒险现象，具体做法如下：根据逻辑函数的表达式，做出其卡诺图，若卡诺图中填1的格所形成的卡诺图有两个相邻的圈相切，则该电路存在竞争冒险的可能性。

既然电路存在竞争就可能产生冒险造成输出的错误动作，因此，必须杜绝竞争冒险现象

数字电路仿真实验报告

的产生，常用的消除竞争冒险的方法有以下4种：加取样脉冲，消除竞争冒险，修改逻辑设计，增加冗余项；在输出端接滤波电容；加封锁脉冲等。

3实验电路

（1）0型冒险电路如图1所示，说明如下： 该电路的逻辑功能为F=A+A’=1，也就是说从逻辑功能上看不管信号如何变化，输出应该恒为1.但由于74LS05D非门电路的延迟，引起输出端在一小段时间内出现了不应该出现的低电平(负窄脉冲)，这种现象称为0型冒险。

VDD5VGNDU3A274LS05DU2A174LS32DXSC1V11kHz 5 V 0ABCGTD3

图表 40型冒险电路

（2）1型冒险电路如图2所示，说明如下：

该电路的逻辑功能为F=A，A’=0,也就是说从逻辑功能上看不管信号如何变化，输出应该恒为0.但由于74LS04D非门电路的岩石，引起输出端在一小段时间里出现了不应该出现的高电平（正窄脉冲），这种现象称为1型冒险。

VDD5VGNDU2AU1A74LS04DXSC1G174LS08D3T2V11kHz 5 V 0ABCD

图表 5 1型冒险电路

（3） 多输入信号同时变化时产生的冒险电路，具体电路如图3所示，说明如下：

数字电路仿真实验报告

该电路的逻辑功能为F=AB+A’C，已知B=C=1，所以F=A+A’,但是由于多输入型号的变化不同时引起该电路出现冒险的现象。

U1A74LS09DU3A174LS04DV11MHz 5 V GNDGND5VVDDABC3U2A74LS32D42U1B74LS09DXSC1GTD5VDD

图表 6多输入信号同时变化的冒险电路

4实验步骤

（1）0型冒险电路仿真步骤。 1.按图1所示连接电路。

2.进行实验仿真，记录仿真结果，说明现象。 实验中模拟示波器显示如下图所示

3.考虑如何消除该电路出现的0型冒险现象。 （2）1型冒险电路仿真实验步骤。 1.按图2所示连接电路。

2.进行仿真，记录仿真结果，说明现象。 实验中模拟示波器显示如下图所示

数字电路仿真实验报告

3.考虑如何消除该电路出现的1型冒险现象。

（4） 多输入信号同时变化时产生的冒险电路仿真实验步骤。 1. 按图3所示连接电路。

2. 利用卡诺图判断该电路存在竞争冒险的可能性（因为卡诺图中填1的格所形成的卡诺图

有两个相邻的圈相切）。运行实验仿真，记录结果并说明现象。

表格 3 逻辑电路所对应的卡诺图

B C 00 A 0 0 01 1 11 1 10 0 1 0 0 1 1 实验中模拟示波器显示如右图所示

3. 为了小数竞争冒险现象，采用修改逻辑设计，

增加冗余项BC,使原来逻辑表达式F=AB+A’C变成F=AB+A’C+BC，采用修改后电路如图4所示，记录仿真结果。

U2A74LS09DU2B374LS09DU3A74LS04DV11MHz 5 V GNDGND5V2U2C74LS09D5U1B74LS32D6U1A1VDD474LS32DXSC1GT7VDDABCD

图表 7多输入信号同时变化时冒险消除电路

仿真结果如下：

数字电路仿真实验报告

思考题

如图3-5所示电路是否存在竞争冒险现象，若存在如何消除？

1A74LS04D3B74LS02DU2BC474LS02D6U2C7574LS02DFU1A2U2A

图表 8 思考题电路

做出该电路所对应的卡诺图如下

BC A 0 1 00 0 0 01 1 0 11 1 1 10 0 1 因为卡诺图中填1的格所形成的卡诺图有两个相邻的圈相切，故可知电路存在竞争冒险的可能。

由于电路的逻辑功能和实验步骤3相同故可以采用相同的措施消除竞争冒险。如下图所示

数字电路仿真实验报告

U2A7ABU3AC74LS04D16874LS09DU2B274LS09DU2C74LS09D4U1B974LS32D5U1A374LS32D

实验四 触发器电路仿真实验

实验目的

（1） 掌握边沿触发器的逻辑功能

（2） 逻辑不同边沿触发器逻辑功能之间的相互切换。

实验原理

触发器是构成时序电路的基本逻辑单元，具有记忆，存储二进制信息的功能。从逻辑功能上将触发器分为RS、D、JK、T、T’等几种类型，对于逻辑功能的描述有真值表，波形图，特征方程等几种方法。功能不同的触发器之间可以相互转换。边沿触发器是指只在CP上升沿或下贱沿到来时接受此刻的输入信号，进行状态转换，而其他时刻输入信号转台的变化对其没有影响的电路。

集成触发器通常具有异步置位、复位功能。74LS74D是在一片芯片上包含两个完全独立边沿D触发器的集成电路，其逻辑符号与外引线注解见图1所示。对它的分析可分为一下三种情况：

（1） 无论CP、D为何值，只要~1CLR=0，~1PR=1，触发器置零；只要~1LCR=1，~1PR=0，

触发器置1.（“~”表示非）

（2） 当~1CLR=~1PR=0时为不允许转台。 （3） 当~1CLR=~1PR=1且CP处于上升沿时，

=D。

74LS112D是在一片芯片上饱和两个完全独立边沿JK触发器的集成电路。对它的分析可分为以下三种情况： （1） 无论CP、J、K为何值，只要~1CLR=0，~1PR=1，触发器置零；只要~1CLR=1，~1RP=0，

数字电路仿真实验报告

触发器置1。（“~”表示非）

（2） 当~1CLR=~1PR=0时为不允许状态。 （3） 当~1CLR=~1PR=1且CP处于下降沿时，

异步置位端4~1PR=J+ 。

U1A1Q5信号输入端时钟信号21D两个互补信号输出端31CLK~1Q6~1CLR174LS74D异步清零端

图表 9 74LS74D 逻辑符号和引脚注解

异步置位端4~1PRU2A1Q5信号输入端31时钟信号K信号输入端21J1CLK1K两个互补信号输入端~1Q6~1CLR74LS112D异步清零端15

图表 10 74LS112D逻辑符号和引脚注解

实验电路

（1） D触发器仿真电路如图3所示，说明如下：

利用单刀双掷开关J1、J2、J3、J4切换输入管脚的信号电平状态，利用探测器X1观察输出管脚的信号电平状态。用示波器查看输出管脚的信号波形。 （2） JK触发器仿真电路如图4所示，说明如下：

利用单刀双掷开关J1、J2、J3、J4、J5切换输入信号电平状态，利用探测器X1观察输出管脚的信号电平状态。用示波器查看输出管脚的信号波形。

数字电路仿真实验报告

VDD5VVDDJ11Key = AJ20221D4~1PR1Q5AXSC1GTBCDU1A6X1Key = BJ331CLK~1Q6~1CLR74LS74DKey = C531J44V1Key = Space500 Hz 5 V 11 D触发器仿真电路

VDD5VXSC1J1GT3ABCDKey = SpaceJ24U1A~1PR431J1Q57X10Key = SpaceVDDJ311CLK2.5 V 521K~1Q6Key = SpaceJ4~1CLR261574LS112DKey = SpaceJ51V1Key = Space1kHz 5 V 12 JK触发器仿真电路

2.5 V

图表

图表数字电路仿真实验报告

实验步骤

（1） D触发器仿真电路实验步骤。

按图3所示连接电路

进行仿真电路实验，利用开关来改变~IPR、1D、~1CP、CP的转台，观察输出端1Q的变化，将结果填入表1中并验证结果。输入端的“1”表示接高电平“0”表示接低电平，“X”表示接高、低电平都可以。输出端的“1”表示探测器亮，“0”表示探测器灭。

表格 4 边沿D触发器74LS74D真值表

输入端 CP X X X 1 1 ~CLR 0 0 1 1 1 ~PR 0 1 0 1 1 D X X X 0 1 1 0 1 0 1 现态 次态 1 0 1 0 1 （2） JK出发去仿真电路实验步骤。

按图4所示连接电路。

进行仿真电路实验，利用开关来改变~1PR、1J、1K、~1CP、CP的状态，观察输出端1Q的变化，将结果填入表2中并验证结果。输入端中的“1”，表示接高电平，“0”表示低电平，“X”表示接高、低电平都可以。输出端个的“1”表示探测器亮，“0”表示探测器灭。

表格 5 JK触发器仿真电路实验步骤

输入端 CP X X X 1 1 1 1 1 1 ~CLR 0 0 1 1 1 1 1 1 1 ~PR 0 1 0 1 1 1 1 1 1 J X X X 0 0 1 0 1 1 K 现态 X X X 0 0 0 1 1 1 1 0 1 1 0 X X 1 0 次态 1 0 1 1 0 1 0 0 1 思考题

由于D触发器使用方便，JK出发去功能完善，怎样将JK触发器和D触发器分别转换为T

数字电路仿真实验报告

触发器。

（1） 将D触发器反向输出端接至输入端D，就构成了一个T触发器。仿真电路如下：

VDD5VVDDJ11Key = A21DXSC1G2ABCTD4~1PR1QU1A65X160J331CLK~1Q~1CLR2.5 V 74LS74DKey = C5J4314V1500 Hz 5 V Key = Space

（2）将JK触发器JK端接高电平，就构成了一个T触发器。仿真电路如下：

VDDVDD5VJ13Key = Space3121J1CLK1K~1Q~1CLR64~1PR1Q5ABCXSC1GTDU1A7X12.5 V J42Key = Space6J51574LS112D1V11kHz 5 V Key = Space0

实验五 计数器电路仿真实验

实验目的

（1） 了解条暑期的日常应用和分类。

（2） 熟悉集成计数器逻辑功能和其各控制端作用 （3） 掌握计数器使用方法。

数字电路仿真实验报告

实验原理

统计输入脉冲个数的过程为技术。能够完成技术工作的电路陈祚计数器。计数器的基本功能是统计叫脉冲的个数，即实现技术炒作，也可用于分频、定时、产生节拍脉冲等。计数器的种类很多、根据计数脉冲引入方式的不同，将计数器分为同步计数器和异步计数器；根据技术过程中技术变化趋势，将计数器分为加法计数器、减法计数器、可逆计数器；根据计数器中计数长度的不同，可以将计数器分为二进制计数器和非二进制计数器（例如十进制、N进制）。

二进制计数器是构成其他各种计数器的基础。按照计数器中计数值的编码方式，用n表示二进制代码，N表示状态位，满足N=

的计数器称作二进制计数器称作二进制计数器。

74LS161D是常见的二进制加法同步计数器，其引脚说明如图1所示。

74LS191D是常见的二进制加/减同步计数器，其应缴说明如图2所示，其功能如表2所示 若一计数器的计数长度（模）为10，则该计数器称为计数器称为十进制计数器。74LS62是常见的十进制加法同步计数器，其引脚说明如图3所示。其引脚和功能与74LS161D二进制加法同步计数器类似。

表格 6 74LS161D功能表（~表示“非”）

输入 ~CLR ~LOAD ENT 0 1 1 1 1 表格 7 74LS191D功能表（~表示“非\

输出 A X B X X X X X X X C X X X X D X QA 0 QB 0 计数 保持 保持 QC 0 QD 0 ENP X X 1 X 0 CLK X 1 1 X X X 0 1 1 1 X X 1 0 X X X X 输入 ~LOAD ~CTEN ~U/D CLK A 1 1 0 1 0 0 X 1 1 0 X X 1 1 X X X X X B X X X C X X X D X X X QA 输出 QB QC 减法 加法 QD 保持 实验电路

（1）74LS161D构成的二进制加法同步计数器，具体电路如图5所示，说明如下：

数字电路仿真实验报告

VCC5VJ13456710912ABCDENPENTU1QAQBQCQDRCO1413121115Ln1BusLn2Ln3Ln4XLA1Ln11BusLn2Ln3Ln4Key = AJ2U2~LOAD~CLRCLKDCD_HEXLn4Ln3Ln2BusLn1Key = BJ374LS161DFCQTX1Key = CJ42.5 V V11kHz 5 V Key = DGND

图表 5 74LS161D构成的二进制加法同步计数器

该电路采用总线方式进行连接。

利用J1、J2、J3、J4四个单刀双掷开关可以切换74LS161D第7、10、9、1脚输入的高低电平转台。74LS161D第3、4、5、6脚（4位二进制数输入端）同时接高电平。74LS161D第15脚（进位输出端）接探测器X1。V1为时钟信号。利用逻辑分析仪观察四位二进制输出端（第11、12、13、14脚）进位输出端（第15脚）和时钟信号端（第二脚）的波形。利用数码管U2显示计数器的计数情况

（2）74LS191D构成的二进制加/减同步计数器，具体电路如图6所示，说明如下：

利用J1、J2、J3、三个单刀双掷开关可以切换74LS191D第5、11、4脚输入的高低电平状态。74LS191D第1、9、10、15脚（4位二进制数输入端）同时接高电平。74LS161D时钟信号。最小变换时的标志信号（第12脚）和时钟信号端（第14脚）的波形。利用数码管U2显示计数器的技术情况。

数字电路仿真实验报告

秒左右。

5. 参赛选手在设定的时间内进行抢答，抢答有效，定时器停止工作，显示器上显示算手的

编号和抢答的时间，并保持到主持人将系统清除为止。

6. 如果定时时间已到，无人抢答，本次抢答无效，系统报警并禁止抢答，定时显示器上显

示00.

二、 预习要求

1. 2. 3. 4.

复习编码器、十进制加、减计数器的工作原理。 设计可预置时间的定时电路。 分析与设计时序控制电路。

画出寝室抢答器的整机逻辑电路图。

三、设计原理与参考电路

1.数字抢答器总体方框图

如图1所示为总体方框图。其工作原理为：接通电源后，主持人将开关拨到“清除”状态,抢答器处于禁止状态，编号显示器灭灯，定时器显示设定时间；主持人将开关置于开始状态，宣布“开始”抢答器工作。定时器倒计时，扬声器给出声响提示。选手在定时时间内抢答，抢答器完成：优先判断、编号锁存、编号显示、扬声器提示。当一轮抢答之后，定时器停止、禁止二次抢答、定时器显示剩余时间。如果再次抢答必须由主持人再次操作“清除”和“开始”状态开关。

图表 15 数字抢答器框图

2.单元电路设计 （1）抢答器电路

数字电路仿真实验报告

GNDCAGNDU4ABCDEFGBUS3Ln8Ln7Ln6Ln5Ln4Ln3Ln2Ln12324251920212214159101112131110987654J1OGOFOEODOCOBOA~BI/RBO~RBI~LTU374LS48DGNDGND4533742VDDGNDGND6217DCBA1741Q1~1R11Ln4Ln332Ln2Ln1~1S2~1S11Q21Q1~1R2~1S3~1R1~1S2~1S1~1R213141516561325J2Key = A GNDGNDR3510Ω17U5LED_BLUE_RATEDGNDGND18EOGSA2A1A0Ln8Ln7Ln6U174LS148DVDDLn5BUS2111098765415146796~1S35VVDDR210kΩ1Q2VDDVDD5VU2B74LS279DU2A74LS279D12R12X8DIP10kΩ 5432113121110EID7D6D5D4D3D2D1D05V1011876549BUS1VDDLn8Ln7Ln6Ln5Ln4Ln3Ln2Ln1

图表 16 数字抢答器电路 表格 8 74LS148的功能真值表

输入 1 0 0 0 0 0 0 0 0 0 X 1 X X X X X X 0 X 1 X X X X X X 0 1 X 1 X X X X X 0 1 1 X 1 X X X X 0 1 1 1 X 1 X X X 0 1 1 1 1 X 1 X X 0 1 1 1 1 1 X 1 X 0 1 1 1 1 1 1 X 1 0 1 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 1 1 0 0 1 1 0 0 1 1 输出 1 1 0 1 0 1 0 1 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 1 1 1 1 1 1 1

（2）定时电路

数字电路仿真实验报告

BUS1Ln7Ln6Ln5Ln4Ln3Ln2Ln1BUS2Ln7Ln6Ln5Ln4Ln3Ln2Ln12726252423222134333231302928GNDGNDCAGNDGNDU8U9ABCDEFGCA1312111091514OAOBOCODOEOFOG~LT~RBI~BI/RBO定时到信号ABCD7126VDD5V1213~LT~RBI~BI/RBOU174LS48DOAOBOCODOEOFOG1312111091514U274LS48DVDD5VABCDABCDEFG3547126101213Ln1Ln2Ln3Ln4Ln5Ln6Ln77623QDQCQBQA~CO~BOCLR~LOAD5VVDDR110kΩJ1Key = A CLR~LOADDOWNUPDCBADOWNUPVDDU374LS192D9~CO~BOQDQCQBQA7623U474LS192D1411910115141111VDD0数据预置端VDD5VVDD5VU5VDD0数据预置端20VDD5VU7AVDD74AS04MU6A1274AS10M控制开关0R215kΩ13A1R368kΩ14C110uF15VCCRSTDISTHRTRICONGNDOUT16LED_BLUE_RATEDR41kΩ17189101154545DCBA19定时到信号C2100nF0555_VIRTUAL1QLn1Ln2Ln3Ln4Ln5Ln6Ln71234VDD5678354VDD21222324252627BUS128293031323334BUS2

（3）报警电路

由555定时器和三极管构成的报警电路如图4所示。其中555构成多谐振荡器，震荡频率=

，其输出信号经三极管推动扬声器。PR为控制信号，当PR为高电

平时，多谐振荡器工作，反之，电路停振。 （4）时序控制电路

时序控制电路时抢答器设计的关键，它要完成以下三项功能：

①主持人将控制开关拨到“开始”为止时，扬声器发声，强大电路和定时电路进入正常抢答工作状态。

②当参赛先手按动抢答键时，扬声器发声，抢答电路和定时电路停止工作。

③当设定的抢答时间到，无人抢答时，扬声器发声，同时抢答电路和定时电路停止工作。 根据上面的功能要求以及图2，设计时序控制电路如图5所示。图中，门G1的作用是控制时钟信号CP的放行与禁止，门G2的作用是控制74LS148的输入使能端。图4的工作原理是：主持人控制开关从“清除”位置拨到“开始”位置时，来自于图2中的74LS279的输出1Q=0，经G3反相，A=1，则时钟信号CP能够加到74LS192的CPD时钟输入端，定时电路进行递减计时。同时，在定时时间未到时，则“定时到信号”为1，门G2的输出=0，使74LS148处于正常工作状态，从而实现功能①的要求。当选手在定时时间内按动抢答键时，1Q1=1，经G3反相，A=0，封锁CP信号，定时器处于保持工作状态；同时，门G1处于关门状态，封锁CP信号，使定时电路保持00状态不变，从而实现功能③的要求。集成单稳触发器74LS121用于控制报警电路及发声的时间。

数字电路仿真实验报告

四、实验内容及方法

1.绘制调试抢答器电路。

2.设计可预置时间的定时电路，并进行组装和调试。当输入1Hz的时钟脉冲信号时，要求电路能进行减计时，能输出低电平有效地定时时间到信号。 3.设计调试报警电路。

4.完成定时抢答器的联调，注意各部分电路之间的时序配合关系。然后检查电路各部分的功能，使其满足设计要求。

五、实验报告

1.画出定时抢答器的整机逻辑电路图，并说明其工作原理和工作过程。 2.说明试验中产生的故障现象及其解决办法。 3.回答思考题 4.心得体会与建议

六、思考题

1.在数字抢答器中，如何将序号为0的组合，在七段显示器上改为显示8？ 答：248D端口不接无效位，改接入电路中受到信号控制就可以了。

2.在图2中，74LS 148的输入使能信号为何要用1Q进行控制？如果改为主持人控制开关信号S和相与去控制，会出现什么问题？

3.定时抢答器的扩展功能还有哪些？举例说明，并设计电路。

七、心得与体会

通过本实验加深了对multism软件的使用熟练度。同时也借此机会复习了74LS192 、74LS48、74LS148、74LS121、555定时器的构成。在实验测试过程中也弄清楚了7段显示器的共阴极和共阳极问题，也熟练了总线接线的方法。

通过对74LS148功能真值表的分析弄清了数字抢答电路的工作原理。

总之，本次实验基本成功，调试上花了很多时间才弄好，还是因为对实验基本的原理不熟练导致的，今后会更加细致准确的对待任何一个问题，绝不放过一点盲区。（本次试验在7段显示器共阴问题上浪费了太多时间）

数字电路仿真实验报告

U2VDD5VDCD_HEXJ1GNDKey = SpaceJ2VDDKey = SpaceJ3897151109411514ABCDU1QAQBQCQD326735241XLA11~CTEN~LOAD~U/D~RCOMAX/MINCLK61312Key = Space74LS191D10X1X2F2.5 V 2.5 V CQTV1GND1kHz 5 V GNDGND

实验步骤

（1）74LS161D构成的二进制加法同步计数器仿真实验步骤。 按图5所示连接电路。

利用J1、J2、J3、J4四个单刀双掷开关的切换74LS161D第1、7、9、10脚输入的高低电平状态，同时观察数码管U2的输出信号，验证表1给定的74LS161D功能是否与实验结果相吻合。

观察探测器X1，发现当该计数器满（计到数码管U2显示“F”）时，探测器X1两，表明进位输出端有进位输出且高电平有效。 逻辑分析仪观察的记过如图7所示，验证其结果是否与表1给定的74LS161D功能相吻合。改变时钟信号V1的幅度和频率，观察数码管和逻辑分析仪显示结果有何变化。 逻辑分析仪结果如下

数字电路仿真实验报告

（2）74LS191D构成的二进制加、减同步计数器实验步骤。 按图6所示连接电路。

利用J1、J2、J3三个单刀双掷开关切换74LS191D第4、5、11脚输入的高低电平状态，同时观察数码管U2的输出信号，验证表2给定的74LS191D功能是否与实验结果相吻合。

观察探测器X1，发现当该计数器满（计到数码管U2显示“F”）时，探测器X1亮，表明进位输出端有进位输出且低电平有效。当该计数器从“F”计到“0”时，探测器X2亮，表明计数器发生最大与最小的变换且高电平有效。

逻辑分析仪观察的结果如图8所示，验证其结果是否与表2给定的74LS191D功能先吻合。改变时钟信号V1的幅度和频率，观察是吗管和逻辑分析仪显示结果有何变化。

逻辑分析仪结果如下

数字电路仿真实验报告

思考题

（1） 模仿图5 74LS161D构成的二进制加法同步计数器，设计由74LS162D构成的十进制

加法同步计数器，并验证实际结果是否与理论值相吻合。 设计的电路图如下图所示。

VCC5VJ11J2Key = AKey = BJ3VCCGNDKey = CJ49Key = D102.5 V V11kHz 5 V FU13456ABCDENPENT~LOAD~CLRCLKQAQBQCQDRCO514bus1613bus2712bus3811bus415U2BUSDCD_HEXbus4bus3bus2bus12710913428765BUSBUS5bus16bus27bus38bus4XLA1174LS162DX1CQTGND 仿真结果如下

实际结果与理论值吻合。

（2） 模仿图74LS191D构成的二进制加/减法同步计数器，设计由74LS192D构成的十进制

数字电路仿真实验报告

加/减同步计数器，并且验证实际结果是否与理论值相吻合。

VDD5VDCD_HEXJ1151VDD109ABCDU2U1QAQBQCQD3267Key = SpaceJ24321XLA11111011~LOAD~BO135GND14CLR~CO126Key = Space54UPDOWN874LS192D9J37Key = SpaceGNDV11kHz GND5 V GND仿真结果如下

实际结果与理论值吻合。

FCQT

数字电路仿真实验报告

实验六 任意N进制计数器电路仿真实验

实验目的

（1） 学会分析任意N进制计数器。

（2） 灵活应用钩沉任意N进制计数器的三种方法。

实验原理

集成计数器产品种类虽然很多，但绝大多数产品都是现成的二进制、十进制计数器，其他进制的产品数量很少。为了构成任意N进制的计数器，进场将现成的二进制、十进制集成计数器按一下三种方法进行处理。

（1） 简单连接法：将两个计数器首位相连（前级最高位连接下级时钟端；前级进位端连

接下级使能端或时钟端），构成一个新的计数器，该计数器的模为两个计数器模的乘积。例如图1所示两个模10计数器（74LS162D）采用前级进位输出端连接下级使能端，可以构成一个模100的计数器，具体见该电路的说明。

U2XLA11U1Ln1Ln2Ln3Ln4Ln1Ln2Ln3Ln4Bus1Ln4Ln3Ln2Ln1DCD_HEXDCD_HEXLn4Ln3Ln2Bus2VDD5VBus1Bus2X1FBus114Ln113Ln212Ln311Ln415Bus214Ln113Ln212Ln311Ln415Ln12.5 V TQCRCO~LOAD~CLR~LOAD~CLRU374LS162DCLKRCOQAQBQCQDQAQBQCQDU474LS162DCLK2ENPENT71071034569123456ENPENTABCDABCD91V11kHz 5 V GND

图表 13 简单连接法构成模为100的计数器

数字电路仿真实验报告

（2） 清零复位法：该方法适用于利用已知的N进制计数器构成M（N>M）进制的计数

器。构成的思路如下：设N进制的厨师状态位S0，开始技术后，经过M各脉冲，计数状态到达SM，通过辅助门电路将SM状态译码，产生一个清零信号价值计数器的清零端，使计数器返回到S0状态，这样就跳跃了(N-M)个状态，从而构成M进制计数器。利用这种方法可以构成任意进制（小于N）的计数器。例如图2所示利用现有的二进制加法同步计数器74LS161D和两个输入端的与非门74LS00D构成八进制（模8）计数器，具体见该电路的说明。

U2VDD5VU3A74LS05NDCD_HEX14131211QAQBQCQDRCO15~LOAD~CLRU174LS161DCLK27103456ENPENTABCD91V1500 Hz 5 V GND

图表 14 清零复位法构成的八进制计数器

数字电路仿真实验报告

（3） 利用置入控制端的置位法：该方法与清零端复位法不同，他是利用中规模期间的置

入控制端，以置入某一固定二进制数值的方法，从而使N进制计数器跳跃(N-M)个状态，实现模值为M的计数器。例如图3所示利用现有的二进制加法同步计数器74LS161D和一个三个输入端的与非门74LS12D构成8进制（模8）计数器，具体见该电路的说明。

U2DCD_HEXU3A5V74LS12D14131211QAQBQCQDRCO15VDD~LOAD~CLRU174LS161DCLK27103456ENPENTABCD91V110 Hz 5 V GNDGND

实验电路

（1） 用简单连接法构成模为100的计数器，具体电路如图1所示，说明如下：

该电路采用总线方法进行连接。U2、U4为带译码的数码管，XLA1为逻辑分析仪，从现实出来与各条总线连接的单线名称可以看书各个元器件之间的连接关系。

计数脉冲同时加到U1、U3计数器上，地位计数器U1的进制(RCO)信号控制高位计数器U3的技术控制信号（ENT），只有当地位计数器U1记满（进制信号输出）时，高位计数器U3才能进行技术。X1（探测器）探测在什么条件下输出进位信号。 （2） 清零端1复位法构成的八进制计数器，具体电路如图2所示，说明如下： 当技术到“8”时74LS161D的QD端输出高电平，74LS05非门输出低电平，令74LS161D的清零端（~CLR）等于零，74LS161D被强制复制，数码管现实从“7”返回“0”又开始重新计数，从而构成了八进制计数器。

实验步骤

(1) 简单连接法构成模为100的计数器实验步骤。 按图1所示连接电路

观察探测器x1，发现U1计数器记满（计到数码管U2显示“F”）时，探测器X1亮，表明进位输出端有进位输出且高电平有效，在输出进位信号的同时，u2计数器的ENT=1有效，进行加1技术。也就是说当探测器x1一亮则u2计数器进行加1计数。 通过观察实验结果和分析实验电路深入领悟简单连接法的工作原理。

数字电路仿真实验报告

（2）清零端复位法构成的八进制计数器实验步骤。

按图2所示连接电路。

当计数器计到“7”状态时，CLK再来一次上升沿本应该技术到“8”状态，就在此 刻QD=1，令非门U3A输出低电平送给~CLK，使计数器从“8”强行返回到“0”状态，这样就跳跃了“8”置“F”共8个状态，从而构成八进制计数器。

通过观察实验结果和分析实验电路深入领悟清零端复位法的工作原理。 （3） 置入控制端的职位法构成的八进制计数器实现步骤。

按图3所示连接电路。

当计数器技术到“7”状态时，QA=QB=QC=1，令与非门U3A输出低电平送给~LOAD， 使计数器QA、QB、QC、QD输出状态与输入A、B、C、D状态相同（输入A、B、C、D都接地，表明状态为“0”），这样就跳跃了“8”至“F”共8个状态，从而构成八进制计数器。

通过观察实验结果和分析实验电路深入领悟置入控制端的置位法的工作原理，以及与清零端复位法有何区别。

思考题

（1） 如何利用简单连接法将两个二进制加法计数器74LS161D构成一个模256的计数器。

设计的电路图如下：

U1U2XLA11DCD_HEX2Ln13Ln24Ln35Ln46Ln57Ln68Ln79Ln8BUS35432BUS2Ln3Ln2Ln1Ln4DCD_HEXX12.5 V 109876BUS1Ln7Ln6Ln5VDD5VBUS4234515RCOLn8L451nL361nL271nL181nFLn114Ln213Ln312Ln411BUS56789RCO15TQCQAQBQCQD~LOAD~CLR~LOAD~CLRU374LS161DCLKQAQBQCQDU474LS161DCLK2ENPENT71071034569123456ENPENTABCDABCDVDD191V11kHz 5 V GNDGND

（2） 如何利用最高位与下级时钟相连将两个二进制加法计数器74LS161D构成一个模100

的计数器。

数字电路仿真实验报告

设计的电路图如下：

U3U5DCD_HEXDCD_HEXVDD5VU1A74LS00D1816U6A17151413121115VDD5VRCO2422232114131211151U7A74LS05NU474LS161DCLK274LS00DQAQBQCQD~LOAD~CLRENPENTCLKABCD710345614GNDVDD202GND710345691291VDD~LOAD~CLRENPENTU274LS161DABCDRCOQAQBQCQD19V2100 Hz 5 V GNDGNDGNDGND

（3） 如何利用清零端复位法将二进制加法计数器74LS161D和一些辅助们电路构成一个

模为5的计数器。 设计的电路图如下：

U2DCD_HEX3U3AVDD5V14131211QAQBQCQDRCO1541274LS00D~LOAD~CLRU174LS161DCLK27103456ENPENTABCD6VDD915V11kHz 5 V GNDGND

（4） 如何利用置入控制端的置位法将二进制加法计数器74LS161D和一些辅助门电路构

成一个模为6的计数器。 设计的电路图如下：

数字电路仿真实验报告

U3DCD_HEX1VDD5VU1A74LS00D2514131211QAQBQCQD15RCO6~LOAD~CLRU274LS161DCLK27103456ENPENTABCD4GND91VDD3V1100 Hz 5 V GNDGNDGND

实验七 数字抢答器设计

一、 设计任务与要求

1. 抢答器同时提供8名选手或8个代表队比赛，分别用8个按钮S0~S7表示。 2. 设置一个系统清除和抢答控制开关S，该开关由主持人控制。

3. 抢答器具有锁存与现实功能。即选手按动按钮，锁存相应的编号，并在LED数码管上显

示，同时扬声器发出报警声响提示。选手抢答实行优先锁存，优先抢答选手的编号一直保持到主持人将系统清除为止。

4. 抢答器具有定时抢答功能，且一次抢答的时间由主持人设定（如30秒）。当主持人启动

“开始”按键后，定时器进行减计时，同时扬声器发出短暂的声响，声响持续时间0.5

本文来源：https://www.bwwdw.com/article/n392.html