第3章习题答案

思考题：

题3.1.1 组合逻辑电路在结构上不存在输出到输入的 ，因此 状态不影响 状态。

答：反馈回路、输出、输入。

题3.1.2 组合逻辑电路分析是根据给定的逻辑电路图，而确定 。组合逻辑电路设计是根据给定组合电路的文字描述，设计最简单或者最合理的 。 答：逻辑功能、逻辑电路。

题3.2.1 一组合电路输入信号的变化顺序有以下三种情况，当 时，将可能出现竞争冒险。 （A）00→01→11→10 （B）00→01→10→11 （C）00→10→11→01 答：B

题3.2.2 清除竞争冒险的常用方法有（1）电路输出端加 ；（2）输入加 ；（3）增加 。 答：电容，选通脉冲，冗余项。

题3.2.3 门电路的延时时间是产生组合逻辑电路竞争与冒险的唯一原因。（ ） 答：×

题3.2.4 根据毛刺产生的方向，组合逻辑的冒险可分为 冒险和 冒险。 答：1型、0型。

题3.2.5 传统的判别方法可采用 和 法来判断组合电路是否存在冒险。 答：代数法、卡诺图。

题3.3.1 进程行为之间执行顺序为 ，进程行为内部执行顺序为 。 答：同时、依次。

题3.3.2 行为描述的基本单元是 ，结构描述的基本单元是 。 答：进程、调用元件语句。

题3.3.3 结构体中的每条VHDL语句的执行顺序与排列顺序 。 答：无关

题3.4.1串行加法器进位信号采用 传递，而并行加法器的进位信号采用 传递。

（A）超前，逐位 （B）逐位，超前 （C）逐位，逐位 （D）超前，超前 答：B

题3.4.2 一个有使能端的译码器作数据分配器时，将数据输入端信号连接在 。 答：使能端

题3.4.3 优先编码器输入为I0?I7（I0优先级别最高），输出为F2、F1、F0（F2为高位）。当

使能输入S?0,I1?I5?I6?0时，输出F2F1F0应为 。

答：110

题3.4.4 用4位二进制比较器7485实现20位二进制数并行比较，需要 片。 答：5

题3.4.5 数据分配器的结构与 相反，它是一种 输入， 输出的逻辑电

1

路。从哪一路输出取决于 。

答：数据选择器、1路、多路、地址控制端。

题3.4.6一个十六路数据选择器，其地址输入端有 个。 答：4

题3.4.7采用4位比较器7485对两个四位二进制数进行比较时，先比较 位。

（A）最低 （B）次高 （C）次低 （D）最高 答：D

题3.4.8使能端的作用是 和 。 答：克服竞争冒险、功能扩展。

题3.4.9在下列逻辑电路中，是组合逻辑电路的有___________。

（A）译码器 （B）编码器 （C）全加器 （D）具有反馈性能的寄存器 答：A、B、C

题3.4.10 4线-10线译码器中输出状态只有F2=0，其余输出端均为1，则它的的输入状态应取 。

（A）0011 （B）1000 （C）0010 （D）1001 答：C

题3.5.1 （1）组合逻辑的PLD不仅基于与、或两级形式，而且基于查找表结构。（ ）

（2）FPGA存储单元是基于浮栅编程技术。（ ） （3）FLASH存储器掉电之后信息丢失。（ ）

答：F, F, F

题3.5.2 在题表3.1中，写出各种PLD器件的阵列编程特点： 题表3.1 PLD器件特点

阵 类 型 与 EPROM PLA PAL GAL 或 列 答：

题表3.1 PLD器件特点

类 型 阵 与 EPROM PLA PAL GAL 固定 可编程 可编程 可编程 列 或 可编程 可编程 固定 固定

题3.5.3利用浮栅技术制做的EPROM是靠________编程，当将外部提供的电源去掉之后，浮

2

栅上的负电荷_________。 答：浮栅，不丢失

题3.5.4 FLASH编程单元向浮栅注入电子时，产生 ，释放电子时，产生 。

（A）雪崩击穿，隧道效应 （B）隧道效应，雪崩击穿 （C）齐纳击穿，雪崩击穿 （D）电容效应，隧道效应 （E）齐纳击穿，隧道效应 答：A

题3.5.5 PROM实现的逻辑函数采用 表达式来描述， PLA实现逻辑函数采用 表达

式来描述。

答：最小项与或，最简与或式

题3.5.6 PROM与阵列需要 ，PLA是根据需要产生 ，从而减小了阵列的规模。

（A）全译码，乘积项 （B）编程，最小项 （C）编程，最简与或式 （D）最简与或式，全译码 （E）全译码，最小项 答：A

题3.5.7 当今可编程集成电路技术，可以使FPGA的密度 EPLD的密度。

（A）大于 （B）等于 （C）小于 （D）小于等于 答：A

题3.5.8 以FLASH为编程单元的EEPROM浮栅释放负电荷时，一片一片的释放的原因是 。

（A）隧道效应 （B）雪崩基础 （C）漏极接电源 （D）源极接电源

答：D

习题与自检题

习题3.1 分析题图3.1所示组合逻辑电路功能。

习题表3.1 习题3.1真值表 & F1 A B C F 0 0 0 0 A & F0 0 0 1 1 B & F2 & 0 1 0 1 F C 0 1 1 1 1 0 0 1 & F3 1 0 1 1 1 1 0 1 1 1 1 0

题图3.1 习题3.1电路图

解：组合逻辑电路的输出函数表达式可以直接写出，也可以先逐级写出各门电路的输出， 然后得到逻辑电路输出的函数表达式。

1） 由逻辑图得电路输出函数的表达式：

F0?ABC F1?AABC F2?BABC F3?CABC

3

F?F1F2F3?AABCBABCCABC

?AABC?BABC?CABC?ABC(A?B?C)??A?B?C?A?B?C??

2）根据表达式列出真值表见习题表3.1所示。

3）由习题表3.1可知，此电路只有输入A、B、C的取值不同时F=1，否则F=0。因此，题图3.1所示电路为三变量非一致电路。

习题3.2 请设计一个具有可控功能的3位二进制加1、减1转换电路，并画出电路图。K为控制信号，当K=0时加1，K=1时减1。

解：1) 设输入信号A、B、C为421码，输出为F3F2F1。K=0时，输入信号A、B、C加1，K=1时，输入信号A、B、C减1，列出真值表如习题表3.2所示。

2） 根据真值表列卡诺图，写出输出函数F3F2F1的逻辑表达式。

F3?ABCK?ABCK?ABC?ACK?ABK F2?KBC?KBC?KBC?KBC F1?C

习题表3.2 习题3.2真值表 K A B C 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 F3 F2 F1 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0 1 1 1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 3） 画出电路图，略。

习题3.3 请设计一个5421BCD码中偶数个1检验 电路，并画出电路图。

解：1) 设输入信号A、B、C、D为5421BCD 码，输出为F。列出真值表如习题表3.3所示。

2) 根据真值表列卡诺图，写出输出函数F的 逻辑表达式。

习题表3.3 习题3.3真值表 A B C D 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 F 0 0 0 1 0 × × × 0 1 1 0 1 × × × F?AB?ACD?ACD?ACD

3）画出电路图如答题图3.3所示。 习题3.4 请设计一表决电路。共有4人参加某学 生集体的三好生投票，多数人投赞成票可以通过， 其中班主任投否决票不通过，即班主任具有一票 否决权。

解：1）设置输入/输出变量

确定输入A、B、C和D为投票人，且A为班

4

主任。输出F为事件“通过”成立。投票人投同意 票为逻辑1，不同意为逻辑0。输出通过为逻辑1， 不通过为逻辑0。

2）列真值表和写逻辑表达式

在真值表中，列出输入变量A、B、C和D的 所有（全）组态，根据题意列出输出变量，如真值 表如习题表3.4所示。依据真值表写出逻辑表达式 F?ABD?ABC?ACD。

习题表3.4习题3.4真值表 A B C D 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 D A C D A C C A D B A & & & ≥1 1 1 1 0 1 1 1 1 F F 0 0 0 0 0 0 0 0 0 0 0 1 0 1 1 1 3）画出电路图如答题图3.4所示。

D A C B A C B A D

& & & ≥1 F & 答题图3.3 习题3.3电路图

答题图3.4 习题3.4电路图

习题3.5 试分析题图3.4电路中，当A、B、C、D其中一个信号改变状态时，是否存在竞争—冒险现象？如果存在竞争—冒险现象，会发生在其他变量为何种取值的情况下？是哪种冒险？如何克服？

解：判断电路是否存在冒险有两种方法，一是 分析输出逻辑函数表达式。若在一定条件下函数式 能化简为：F?AA或F?A?A的形式，则说明当

B A 1 & 1 & ≥1 & F 变量A在1、0之间变化时可能引起电路竞争冒险。 第二种方法是分析电路输出函数的卡诺图。若在卡 诺图中出现两圈相切，而某一变量跨越相切处是在 0、1之间变换，则这一变量取值突变时可能引起 电路逻辑冒险。本例题将用逻辑表达式判断电路是否 有冒险并消除冒险。

由题图3.4知电路的输出函数为：

C D 1 1 & 题图3.4 习题3.5图

5

F?ACD?ABC?BC?CD

由逻辑函数表达式知，题图3.4所示电路有冒险。并且冒险可能在下列三种情况下发生： （1）当A=0，B=1，D=1时，F?C?C，C有“0”冒险。 （2）当B=0，C=1，D=1时，F?A?A，A有“0”冒险。 （3）当A=0，B=0，C=1时，F?D?D，D有“0”冒险。 在输出的或门输入端增加一低选通脉冲的方法消除冒险。

习题3.6 试分析题图3.6电路中，哪个信号改变状态时，存在竞争—冒险现象？在哪种取值的情况下，发生哪种冒险？如何克服？

A 1 &

解：写出题图3.6的输出逻辑函数表达式 F?(AD?B)(AC?D)

当D= C=1，B=0时，F?A?A。由逻辑函 数表达式知，题图3.6所示电路有冒险。并且A 有“1”冒险。可在输出的与门增加一高选通脉 冲的方法消除冒险。

时有2个信号变化，会产生逻辑冒险吗？如何克服？

解：当输入信号ABCD从0101到1111时变化， AC同时由0变到1，两个状态输出都是1。但变化 时，AC很可能不是同时变化，有可能A先变，也 有可能C先变。如果C先变，则ABCD的路经为

11 0 1 0 1 1 0 1 CD AB 00 01 11 10 1 1 00 0 1 D & C B 1 ≥1 ≥1 & F 题图3.6 习题3.6图

习题3.7 如题图3.8所示的一组合逻辑函数，当输入信号ABCD从0101到1111变化时，即同

00 1 01 0 0101→0111→1111，结果都是1，不会产生冒险。 如果A先变，则ABCD的路经为0101→1101→1111， 结果是1→0→1，将会产生冒险。克服冒险的方法： 路径可选0101→0111→1111，但有时不好加以控制， 可选择加选通脉冲的方法解决。

习题3.8 用VHDL设计8线-3线优先编码器。

解：VHDL实体有8个输入input(0)～input(7)代表输入信号0～7，3位由低位到高位排列的二进制信息输出。

进程语句中用的是if顺序语句，首先判断input（7）是否为低，若为低，执行接下来的语

题图3.8 习题3.7卡诺图

10 0 6

句，将结果送到输出，然后退出进程。否则继续判别下面的if语句，执行程序。 用VHDL语言描述优先编码器的程序如下。 LIBRARY IEEE;

USE IEEE.std_logic_1164.all; ENTITY priorityencoder IS

PORT (input:IN STD_LOGIC_VECTURE(7 DOWNTO 0); y:OUT STD_LOGIC_VECTURE (2 DOWNTO 0); END priorityencoder;

ARCHITECTURE rtl Of priorityencoder IS BEGIN

PROCESS（input）

IF(input(7)='0') THEN

y<= ''000'';

ELSIF (input(6)='0' ) THEN

y<='001';

ELSIF(input(5)='0' ) THEN

y<='010';

ELSIF (input(4)='0' ) THEN

y<='011';

ELSIF (input(3)='0' ) THEN

y<='100';

ELSIF (input(2)='0' ) THEN

y<='101';

ELSIF (input(1)='0' )then

y<='110'; ELSE

y<='111';

END IF； END PROCESS；

END rtl;

习题3.9 3线-8线译码器74138及门电路组成的组合逻辑电路如题图3.10所示。其中，输入信号A7-A0为地址线。试写出译码器各位输出所实现的地址。

74LS138 F0

A0 A0 F0 F1 A1 A1 F 1 解：译码器的使能端有效时S3?S2?0,S1?1, 译码器译码。由题图3.10电路可知，译码器译码，

则地址线A3-A7的状态应为A6=A7= 0，A3=A4

A4 A2 A2 S1 S2 F 2 F 3 F 4 F 5 F 6 F2 F3 F4 F5 F6

A & A 5 3F7 S3 F 7 A=A5= 1。若F0?0，则A2A1A0=000，即 7A7A6A5A4A3A2A1A0=00111000=38H同理得F1?F7分 别为39H，3AH，3BH，3CH，3DH，3EH，3FH。 题图3.10 习题3.9电路图

习题3.10 试分析题图3.12所示电路, 列出输入输出真值表,说明电路的逻辑功能。74283为4位超前进位全加器。

A6 ≥1 7

习题表3.10 真值表

X4 X3 X2 X1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 D10 D8 D4 D2 D1 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 0 0 1 0 0 0 0 1 0 1 0 0 1 1 0 0 0 1 1 1 0 1 0 0 0 0 1 0 0 1 1 0 0 0 0 1 0 0 0 1 1 0 0 1 0 1 0 0 1 1 1 0 1 0 0 1 0 1 0 1 X1 A0 74283 A1 S0 A2 S1 A3 S2 B0 S3 B1 CO B2 B3 CI D1

X3 X4

X2 & ≥1 0 D2 D4 D8 D10

0 0 0 题图3.12 习题3.10电路

解：从真值表入手分析此电路。写出真值表后，如习题表3.10所示，直接观察规律。可以看出从0到15共16个数字被转成了相应的以10、8、4、2、1为权值的5位BCD码，逻辑功能也可以说是加6校正电路。

习题3.11 请用74283实现一个可控余3码至 A0 74283 A0 A1 A1 8421BCD码和8421BCD码至余3码转换电路。

S0 A2 A2 当X=0时实现余3码至8421BCD码，X=1时 S1 A3 A3 S2 0 B0 =1 实现8421BCD码至余3码。 S3 1 B1 1 解：1）8421BCD码至余3码转换实际上 CO B2 0 B3 是加3，设A为被加数，B为3，X为控制信号。 1 X CI 输入进位位应接0，但控制信号X为1时是加法，

所以必须取反。 题图3.13 习题3.11电路

2）余3码至8421BCD码实际上是减3， 设A为被加数，B取反，然后加输入进位位“1”。 但控制信号X为0时是减法，所以也必须取反。

3）将X取反控制异或门作为B=3或B的反码。连接电路如题图3.13所示。

习题3.12 题图3.14电路是一片4位比较器7485、一片显示译码器7447、一片4位全加器74283构成的逻辑功能电路，试分析该电路的逻辑功能。

解：1）加法电路中，X为控制信号，A为被加数，B为加数，X控制A、B完成加法和减法运算。控制信号X为0时作加法运算，X为1时是减法，B取反，然后加X得负数的补码。

2）加法器74283的输出作为比较器7485的输入，并和比较器的另一个输入信号7比较。如果大于等于7，则比较器7485输出信号FA

3）显示译码器7447是BCD-七段译码器，输出低电平有效，可以直接驱动七段共阳数码管。接上限流电阻限制通过发光二极管的电流,让发光管正常发光。

8

4）经上述分析可知，整个电路的逻辑功实现了4位可控二进制加法、减法电路。而且A-B必须满足大于零，小于7，A+B小于7，并显示。如果大于7，数码管不显示。

A0 74283 A0 7447 A1 A1 S a A 0A2 3 A2 A3 A3 S1 b A2 B0 B0 =1 S2 c A1 B1 B1 S3 d A0 B2 B2 B3 e LT 1 B3 CO f RBI 1X CI g A BI/RBO 1

A0 7485 A1

A2 A3 FA>B IA>B 1 FA=B IA=B 1 IA

习题3.13 若逻辑函数F=X2+Y2 ，且X、Y均为2位二进制数。试画出F(X,Y)的PLA阵列图。 解：(1)令X?X1X0，Y?Y1Y0，F?F4F3F2F1F0。列真值表如下，

习题表3.13 真值表 X1 X0 0 0 0 0 0 0 0 0 0 1 0 1 0 1 0 1 1 0 1 0 1 0 1 0 1 1 1 1 1 1 1 1 Y1 Y0 0 0 0 1 1 0 1 1 0 0 0 1 1 0 1 1 0 0 0 1 1 0 1 1 0 0 0 1 1 0 1 1 F4 F3 F2 F1 F0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 0 0 1 0 0 0 0 1 0 0 0 1 0 0 0 1 0 1 0 1 0 1 0 0 0 1 0 0 0 0 1 0 1 0 1 0 0 0 0 1 1 0 1 0 1 0 0 1 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 F 0 1 4 9 1 2 5 10 4 5 8 13 9 10 13 18 (2) 化简

，F3?X1Y0Y1?X1X0Y1?X1X0Y1?X1Y1Y0, F2?X1Y1Y0?X0Y1Y0?X1X0Y1?X1X0Y0，

F1?X0Y0，F0?X0Y0?X0Y0

F4?X1X0Y1Y0(3) PLA阵列实现如答题图3.13所示。

9

B1 B1 B2 B2 B3 B3 B4 B4 × × × × × 与 × × × 阵 × × × × 列 × × C0 X1 X1 X0 X0 Y1 Y1 Y0 Y0 F4 F3 F2 F1 F0

或 阵 × × × × × × × C1 列

答题图3.13习题3.13 PLA阵列答案 题图3.15 习题3.14PLA阵列

习题3.14 PLA阵列如题图3.15所示。请写出逻辑表达式，并用EPROM阵列实现，将实现的电路画在题图3.16中。

解：由题图3.15 PLA阵列可知输出逻辑函数为

题图3.16 习题3.14EPROM阵列 B1 B1 B2 B2 B3 B3 B4 B4

与 阵 列

或 阵 列

× × × × × × × × × × × × × × C0 × C1 C0?B1B2?B2B3?B1B4 C1?B2B3?B2B4?B1B4?B4B2

将上述两式写成最小项表达式C0? C1?01345?m(m,m,m,m,m,m,m12356771010,m14,m15)

?m(m,m,m,m,m,m,m,m11,m12,m13,m14,m15)

将最小项表达式填入题图3.16所示的PROM阵列。

习题3.15请用题图3.18所示EPROM实现F?32425466449F序列码发生器，在EPROM或阵列中编程，输出F4为高位，F1为低位。

10

D D C C B B

或

阵

列

题图3.18 习题3.15EPROM阵列

解：阵列如答题图3.18所示。 作业：

基本水平：习题3.1，习题3.3，习题3.6，习题3.8，习题3.9，习题3.11，习题3.13，习题3.15。

思考3.1.1，3.1.2，3.2.2，3.2.3，3.2.4，3.3.1，3.4.1，3.4.3，3.4.7，3.5.1，3.5.5，3.5.6, 3.5.7, 3.5.8。

中等水平：除上述习题和思考题外，包括其他习题和思考。

熟练水平：再选择部分自检题。 高级水平：撰写研究论文。

答题图3.18 习题3.15EPROM阵列答案

D D C C B B A A 或 阵 列 A

与 阵 列 F1 F2 F3 F4

11

D D C C B B

或

阵

列

题图3.18 习题3.15EPROM阵列

解：阵列如答题图3.18所示。 作业：

基本水平：习题3.1，习题3.3，习题3.6，习题3.8，习题3.9，习题3.11，习题3.13，习题3.15。

思考3.1.1，3.1.2，3.2.2，3.2.3，3.2.4，3.3.1，3.4.1，3.4.3，3.4.7，3.5.1，3.5.5，3.5.6, 3.5.7, 3.5.8。

中等水平：除上述习题和思考题外，包括其他习题和思考。

熟练水平：再选择部分自检题。 高级水平：撰写研究论文。

答题图3.18 习题3.15EPROM阵列答案

D D C C B B A A 或 阵 列 A

与 阵 列 F1 F2 F3 F4

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