计算机组成原理试题及答案05

本科生期末试卷 五

一． 选择题（每题1分，共10分）

1．对计算机的产生有重要影响的是：______。 A 牛顿、维纳、图灵 B 莱布尼兹、布尔、图灵 C 巴贝奇、维纳、麦克斯韦 D 莱布尼兹、布尔、克雷

2．假定下列字符码中有奇偶校验位，但没有数据错误，采用偶校校验的字符码是______。 A 11001011 B 11010110 C 11000001 D 11001001

3．按其数据流的传递过程和控制节拍来看，阵列乘法器可认为是______。 A 全串行运算的乘法器 B 全并行运算的乘法器 C 串—并行运算的乘法器 D 并—串型运算的乘法器

4．某计算机字长32位，其存储容量为16MB，若按双字编址，它的寻址范围是______。 A 0—16MB B 0—8M C 0—8MB D 0—16MB 5．双端口存储器在______情况下会发生读 / 写冲突。 A 左端口与右端口的地址码不同 B 左端口与右端口的地址码相同 C 左端口与右端口的数据码相同 D 左端口与右端口的数据码不同 6．程序控制类指令的功能是______。 A 进行算术运算和逻辑运算

B 进行主存与CPU之间的数据传送

C 进行CPU和I / O设备之间的数据传送 D 改变程序执行顺序

7．由于CPU内部的操作速度较快，而CPU访问一次主存所花的时间较长，因此机器周期 通常用______来规定。

A 主存中读取一个指令字的最短时间 B 主存中读取一个数据字的最长时间 C 主存中写入一个数据字的平均时间 D 主存中读取一个数据字的平均时间 8．系统总线中控制线的功能是______。

A 提供主存、I / O接口设备的控制信号响应信号 B 提供数据信息 C 提供时序信号

D 提供主存、I / O接口设备的响应信号 9．具有自同步能力的记录方式是______。

A NRZ0 B NRZ1 C PM D MFM

10．IEEE1394的高速特性适合于新型高速硬盘和多媒体数据传送，它的数据传输率可以是 ______。

A 100兆位 / 秒 B 200兆位 / 秒 C 400兆位 / 秒 D 300兆位 / 秒

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二． 填空题（每题3分，共24分）

1． Cache是一种A. ______存储器，是为了解决CPU和主存之间B. ______不匹配而采用 的一项重要硬件技术。现发展为多级cache体系，C. ______分设体系。 2． RISC指令系统的最大特点是：A. ______；B. ______;C. ______种类少。只有取数 / 存 数指令访问存储器。 3． 并行处理技术已成为计算计技术发展的主流。它可贯穿于信息加工的各个步骤和阶段。 概括起来，主要有三种形式A. ______并行；B. ______并行；C. ______并行。 4. 为了解决多个A. ______同时竞争总线，B. ______必须具有C. ______部件。

5. 软磁盘和硬磁盘的A. ______原理与B. ______方式基本相同，但在C. ______和性能上 存在较大差别。

6．选择型DMA控制器在A. ______可以连接多个设备，而在B. ______只能允许连接一个 设备，适合于连接C. ______设备。

7．主存与cache的地址映射有A. ______、B. ______、C. ______三种方式。其中组相连 方式适度地兼顾了前二者的优点，又尽量避免其缺点，从灵活性、命中率、硬件投资来 说较为理想。

8．流水CPU是以A. ______为原理构造的处理器，是一种非常B. ______的并行技术。目 前的C. ______微处理器几乎无一例外的使用了流水技术。

三． 应用题

1. （11分）CPU执行一段程序时，cache完成存取的次数为3800次，主存完成存取的次

数为200次，已知cache存取周期为50ns,主存为250ns,求cache / 主存系统的效率和平均访问时间。

2. （11分）某加法器进位链小组信号为C4C3C2C1 ，低位来的信号为C0 ，请分别按下述

两种方式写出C4C3C2C1的逻辑表达式。

（1） 串行进位方式 （2） 并行进位方式

3. （11分）图B5.1所示为存贮器的地址空间分布图和存贮器的地址译码电路，后者可在

A组跨接端和B组跨接端之间分别进行接线。74LS139是 2 ：4译码器，使能端G接地表示译码器处于正常译码状态。

要求：完成A组跨接端与B组跨接端内部的正确连接，以便使地址译码电路按图的要求正确寻址。

图B5.1

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4. （11分）运算器结构如图B5.2所示，R1 ，R2，R3 是三个寄存器，A和B是两个三选

一的多路开关，通路的选择由AS0 ,AS1 和BS0 ，BS1端控制，例如BS0BS1 = 11时，选择R3 ，BS0BS1 = 01时，选择R1……，ALU是算术 / 逻辑单元。S1S2为它的两个操作控制端。其功能如下：

图B5.2

S1S2 = 00时，ALU输出 = A S1S2 = 01时，ALU输出 = A + B S1S2 = 10时，ALU输出 = A – B S1S2 = 11时，ALU输出 = A⊕B 请设计控制运算器通路的微指令格式。

5. （11分）集中式仲裁有几种方式？画出独立请求方式的逻辑图，说明其工作原理。 6. （11分）单级中断中，采用串行排队链法来实现具有公共请求线的中断优先级识别，

请画出中断向量为001010，001011，001000三个设备的判优识别逻辑图。

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本科生期末试卷五答案

一． 选择题

1． B 2. D 3. B 4. B 5. B 6． D 7. A 8. A 9.C 、D 10. A 、B 、C

二． 填空题。

1.A.高速缓冲 B.速度 C.指令cache与数据cache 2. A.指令条数 B.指令长度 C.指令格式和寻址方式 3.A.时间 B.空间 C.时间 + 空间并行 4.A.主设备 B.控制权 C.总线仲裁 5.A.存储 B.记录 C.结构 6.A.物理 B.逻辑 C.高速

7.A.全相连 B.直接相连 C.组相连

8.A.时间并行性 B.经济而实用 C.高性能。

三． 应用题

1. 解 ：命中率 H = Ne / （NC + Nm） = 3800 / (3800 + 200) = 0.95

主存慢于cache的倍率 ：r = tm / tc = 250ns / 50ns = 5

访问效率 ：e = 1 / [r + (1 – r)H] = 1 / [5 + (1 – 5)×0.95] = 83.3% 平均访问时间 ：ta = tc / e = 50ns / 0.833 = 60ns

2. 解 ：（1）串行进位方式：

C1 = G1 + P1 C0 其中： G1 = A1 B1 ，P1 = A1⊕B1

C2 = G2 + P2 C1 G2 = A2 B2 ，P2 = A2⊕B2 C3 = G3 + P3 C2 G3 = A3 B3 , P3 = A3⊕B3

C4 = G4 + P4 C3 G4 = A4 B4 , P4 = A4⊕B4

(2) 并行进位方式：

C1 = G1 + P1 C0

C2 = G2 + P2 G1 + P2 P1 C0

C3 = G3 + P3 G2 + P3 P2 G1 + P3 P2 P1 C0

C4 = G4 + P4 G3 + P4 P3 G2 + P4P3 P2 G1 + P4 P3 P2 P1 C0 其中 G1—G4 ，P1—P4 表达式与串行进位方式相同。

3. 解：根据图B5.3中已知，ROM1的空间地址为0000H——3FFFH，ROM2的地址空

间地址为4000H——7FFFH，RAM1的地址空间为C000H——DFFFH，RAM2的地址空间为E000H——FFFFH。

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图B5.3

对应上述空间，地址码最高4位A15——A12状态如下：

0000——0011 ROM1 0100——0111 ROM2 1100——1101 RAM1 1110——1111 RAM2

2 ：4译码器对A15A12两位进行译码，产生四路输出，其中 ：y0 = 00 对应ROM1 ，

y1 = 01对应ROM2 ，y3 = 11 对应 RAM1和RAM2。然后用A13区分是RAM1（A13 = 0） 还是RAM2（A13 = 1），此处采用部分译码。

由此，两组端子的连接方法如下：

1——6， 2——5， 3——7， 8——12， 11——14， 9———3

4. 解： 采用水平微指令格式，且直接控制方式，顺序控制字段假设4位，其中一位判别

测试位：

2位 2位 2位 3位 1位 3位 AS0 AS1 S1 S2 BS0 BS1 LDR1，LDR2 ，LDR3 P μAR1，μAR2，μAR3

←——————————直接控制———————————→ ←——顺序控制 当P = 0时，直接用μAR1——μAR3形成下一个微地址。

当P = 1时，对μAR3进行修改后形成下一个微地址。

5. 解 ：有三种方式：链式查询方式、计数器定时查询方式、独立请求方式。 独立请求方式结构图如图B5.4：

图B5.4 6. 解：逻辑图如图B5.5：

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图B5.5

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