第2章习题解答

第2章 组合逻辑电路分析与设计

A2－1 图2－5是两个CMOS逻辑门的内部结构图，试说出逻辑门的名称，并写出输

Q1Q2Q4Q3F 出函数表达式，画出其逻辑符号。

+VDDAQ1BQ6Q2+VDDQ3Q4Q5Q6F BQ5 （a） （b）

图2－5 CMOS逻辑门内部结构图

解 图2－5（a）电路实现与门功能，输出函数表达式为F=AB，其逻辑符号如图2－1（a）所示。图2－5（b）电路实现A和B的或非运算，输出函数表达式为F?A?B，逻辑符号如图2－1（b）所示，其中，输入信号B所接输入端的小圆圈表示取非操作。

AB&FAB≥1F（a） （b）

图2－1

2－2 已知74S00是2输入四与非门，IOL=20mA，IOH =1mA，IIL=2mA，IIH=50μA；7410是3输入三与非门，IOL=16mA，IOH =0.4mA，IIL=1.6mA，IIH=40μA。试分别计算74S00和7410的扇出系数。理论上，一个74S00逻辑门的输出端最多可以驱动几个7410逻辑门，一个7410逻辑门的输出端最多可以驱动几个74S00逻辑门？

解

74S00驱动74S00：IOH/IIH?1mA/50?A?20， IOL/IIL?20mA/2mA?10。所以，74S00的扇出系数NO=10。

7410驱动7410：IOH/IIH?0.4mA/40?A?10，IOL/IIL?16mA/1.6mA?10。所以，7410的扇出系数NO=10。

74S00驱动7410：IOH(74S00)/IIH(7410)?1mA/40?A?25，

IOL(74S00)/IIL(7410)?20mA/1.6mA?12。所以，74S00可以驱动12个7410的输入端。

1

7410驱动74S00：IOH(7410)/IIH(74S00)?0.4mA/50?A?8，

IOL(7410)/IIL(74S00)?16mA/2mA?8，所以，7410可以驱动8个74S00的输入端。

2－3 图2－7中的逻辑门均为TTL门。试问图中电路能否实现F1?AB，F2?AB，

F3?AB?BC的功能？要求说明理由。

+5V1K10KF1AB&+5V1KF2AB&AB& 10Kβ＝50β＝50 &CF3 （a） （b） （c）

图2－7

解 图2－7（a）需要确定在与非门输出信号驱动下，三极管能否实现非门功能。 当与非门输出低电平（约0.3V）时，由于三极管的VBE?0.7V（三极管的导通电压），所以三极管截止，集电极电阻（1k?）上的压降为0，F1输出高电平（＋5V）。

当与非门输出高电平（约3.6V）时，三极管导通，VBE＝0.7V，基极电流为

IB?(VOH?VBE)/RB?(3.6V?0.7V)/10k??0.29mA

三极管的基极饱和电流为（设三极管饱和输出电压VCES=0.2V）

IBS?ICS/??(VCC?VCES)/?RC?(5V?0.2V)/501k??0.096mA

由于IB>IBS，三极管饱和，F1输出低电平（0.2V）。

综上所述，三极管实现非门功能。整个电路是一个与非－非结构，实现与运算F1?AB。 图2－7（b）所示电路中，当与非门输出高电平（3.6V）时，三极管导通，导通后的三极管的VBE基本上被钳制在0.7V，把与非门输出电平也下拉到0.7V，多余的高电平由逻辑门内部的输出电路负担，逻辑门输出电流过大。不仅造成逻辑门输出电平错误，而且容易损坏器件。所以，该电路结构是不正确的。

图2－7（c）所示电路是两个集电极开路与非门的输出信号采用“线与”连接的结构。该电路存在的问题是，缺少集电极开路门输出端必须的上拉电阻和上拉电源。所以，该电路不能实现F3?AB?BC。

2

2－4 试用OC与非门实现逻辑函数F?AC?ABC?ACD，假定不允许反变量输入。

解 用OC与非门及其线与功能实现的逻辑函数形式为“与非－与”。通过卡诺图化简

求取最简“与非－与”表达式时，应该圈0，先写出最简或与式，然后变换成“与非－与”形式。电路如图2－8所示。

A BC DA C+EC& F?(A?B)(C?D)(A?C) ?A?B?C?D?A?C ?AB?CD?AC ?ABCDAC最简或与式最简或非－或非式最简与或非式最简与非－与式 & & 图2－8

RLF

2－5 某组合逻辑电路如图2－9（a）所示

（1） 写出输出函数F的表达式； （2） 列出真值表；

（3） 对应图2－9（b）所示输入波形，画出输出信号F的波形； （4） 用图2－9（c）所示与或非门实现函数F（允许反变量输入）。

1 AB&EN≥1ABF &≥11 EN EFE （a） （b） （c）

图2－9

解 （1）图2－9（a）中的两个三态门分时操作，当控制输入变量E=0时，三态与门工作，输出信号F?AB；当E=1时，三态非门工作，输出F?A?B。综合上述情况，输出函数为F?EAB?EA?B。

（2）输出函数F的真值表如表2－4所示。 （3）输出信号的波形如图2－10（a）所示。

3

（4）用与或非门实现逻辑函数时，需要先将函数化简为最简与或非式，采用卡诺图圈0化简（a）中求得的函数F，得到最简或与式为F?A(E?B)(E?B)，经变换后得到最简与或非式为F?A?EB?EB，用图2－9（c）所示与或非门实现该表达式时，应正确处理多余的逻辑门和多余的输入端，实现函数F的电路如图2－10（b）所示。

表2－4 真值表 EAB 000 001 010 011 100 101 110 111 2－6 写出图2－11所示电路的输出函数表达式，说明该电路的逻辑功能和每个输入变量和输出变量的含义。

解 由逻辑门构成的组合逻辑电路的输出函数表达式容易求得，只要按照信号传输路径，从输入端写到输出端即可。

F 0 1 0 0 1 0 0 0 （a） （b）

图2－10

ABEFA111EB1EB00&≥1FY?EN?(A1A0?X0?A1A0?X1?A1A0?X2?A1A0?X3)

该电路是一个带使能端的四选一数据选择器（MUX），使能端EN低电平有效，选择输入端（地址输入端）是A1A0，数据输入端是X0～X3，Y是数据输出端。当EN?1时，MUX无效，输出信号Y总是0；当EN?0时，Y输出A1A0选中的Xi。

A1A0X0X1X2X3EN1≥111A& 1 ≥1& ＝1B&≥1F YS3 S2S1S0 图2－12

图2－11

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2－7 列表说明图2－12所示电路中，当S3S2S1S0作为控制信号时，F与A、B的逻辑关系。

解 首先写出函数F的表达式

表2－5 S3S2S1S0 0000 0001 0010 0011 0100 0101 0110 0111 F A S3S2S1S0 1000 1001 1010 1011 1100 1101 1110 1111 F F?S3?AB?S2?AB?S1?B?S0?B?A

该电路是在S3S2S1S0控制下的函数发生器，在不同的S3S2S1S0取值下，F是A、B不同的逻辑函数，可以实现常量0、1输出；单变量输出（原变量或反变量形式）；与、与非、或、或非、异或、同或等逻辑功能，具体逻辑功能如表2－5所示。函数发生器是计算机CPU的基本功能，是CPU中算术逻辑单元（ALU）的重要组成部分。

A?B A?B 1 AB B AB A?B B AB 0 AB A?B A AB A?B

2－8 译码器74154构成的逻辑电路如图2－13所示，写出输出函数的最小项表达式。 解 74154是4线－16线全译码器，输出信号低电平有效。16个译码输出变量是4个

编码输入变量的所有最大项Yi?Mi（i＝0～15），利用这个特点可以实现四变量的逻辑函数。图2－13所示电路的输出函数F的表达式为

F(W,X,Y,Z)?Y0Y1Y9Y11?Y9Y11Y13Y15 ?M0M1M9M11M9M11M13M15 ?(M0?M1?M9?M11)(M9?M11?M13?M15) ?m9?m11 ?WXYZ?WXYZ74154 Y0A0Y1A1Y2A2Y3A3Y4Y5Y6Y7Y8 Y9Y10Y11Y12G1Y13G2Y14Y15 ZYXW A B≥1 D0D1D 2D3D4D5D 6D7&DECYA1Y01 Y2A0Y3 DECYA1Y01 Y2A0 Y3 MUXYF B CF(A,B,C) &A2A1A0 ABC图2－14

图2－13

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2－9 图2－14图是由2线－4线译码器和8选1数据选择器构成的逻辑电路，各模块的输入输出端都是高电平有效，试写出输出函数表达式，并整理成∑m形式。

解 高电平有效的2线－4线译码器的输出变量是译码输入变量的所有最小项，从而电路中MUX的输入变量为

D0?AB, D1?AB, D2?AB, D3?AB, D4?BC, D5?BC, D6?BC, D7?BC

8选1MUX输出函数的一般表达式为F??Dimi

i?07本题中

F(A,B,C)?ABCAB?ABCAB?ABCAB?ABCAB ?ABCBC?ABCBC?ABCBC?ABCBC ?ABC?ABC?ABC?ABC?ABC ??m(0,4,5,6,7)2－10 分别用与非门实现下列逻辑函数，允许反变量输入。 （1）F?AB?A?C?BD?BCD

解 用两级与非门电路实现逻辑函数，是采用逻辑门实现组合逻辑电路最常用的方法。两级与非门电路结构和与非－与非表达式形式相对应，而与非－与非表达式可以由与或表达式经简单变换得到。

本题应先将函数变换为与或式，然后填入卡诺图，在卡诺图上圈1，求出最简与或式，再变换为最简与非－与非式，最后画出与非门电路图，如图2－15所示。

F?AB?A?C?BD?BCD?AB?ABCD?BC?BD

CD AB F?AB?BC?BD00 1 1 01 1 11 1 1 10 1 1 图2－15

最简与或式最简与非式 ?AB?BC?BDABBCBD 00 01 11 10

&&&F& 6

（2）F(A,B,C,D)??m(2,4,6,7,10)???(0,3,5,8,15)

解 经卡诺图化简（略），可以求出最简与或式，变换后可以得到最简与非－与非式。

F?AB?BD?AB?BD

我们同时画出最简与－或电路图和最简与非电路图，如图2－16所示。

ABBD&≥1&图2－16

ABF&&&FBD比较两个电路图可以看出，最简与－或电路和最简与非电路的输入信号和连接关系完全相同，只需要将与门和或门都替换为相应与非门即可。所以，采用卡诺图化简法求最简与非门电路时，只要求出最简与或式就可以直接画出与非门电路图，不用求出最简与非表达式。

（3）F(A,B,C,D)??M(2,4,6,10,11,14,15)???(0,1,3,9,12)

解 经卡诺图圈1化简（略），求得最简与或式为F?AC?AD，直接画出该式对应的与非门电路如图2－17所示。

ACDABD&ACAD&&&图2－17

&&F1FABCD&&F2A ABB &

图2－18

??F1(A,B,C,D)??m(1,3,10,14,15)（4）?

??F2(A,B,C,D)??m(1,3,4,5,6,7,15)解 多输出函数的化简要考虑共用逻辑门，卡诺图化简后的最简与或式为

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F1?ACD?ABD?ABCD, F2?ABD?ABCD?AB AB实现F1和F2的与非门电路如图2－18所示，两个函数共用了一个3输入与非门和一个4输入与非门。

2－11 分别用与非门和或非门实现函数（允许反变量输入）。

F(W,X,Y,Z)??m(0,1,2,7,11)???(3,8,9,10,12,13,15)

解 通过卡诺图化简求出最简与或式和最简或与式，然后分别变换成最简与非－与非式和最简或非－或非式（概念清楚时可以省略该步骤）。

F?X?YZ?X?YZ F?(X?Y)(X?Z)?X?Y?X?Z

最后分别画出与非门电路和或非门电路，如图2－19所示。

XYZ& &FXYXZ ≥1≥1≥1F图2－19

2－12 试用3输入与非门实现函数F?ABD?BC?ABD?BD，允许反变量输入。 解 本题属于逻辑门输入端受限类型，应对表达式进行变换，使每个与非项的变量数在3个以内。经卡诺图化简验证，给定的函数表达式已经是最简与或式。为了进一步简化电路，注意到给定的函数表达式中，后三个乘积项都包括变量B，利用这个特点进行变换，在多级电路的基础上，可以将所用逻辑门的个数减到最少，电路如图2－20所示。

F(A,B,C,D)?ABD?B(C?AD?D) ?ABD?B?ACD ?ABD?B?ACD ?ABD?B?ACD?1?1ACDABD1B& &&1&F图2－20

2－13 试用一片2输入四与非门芯片7400实现函数F?AC?BC?B(A?C)，不允

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许反变量输入。

解 首先化简函数F，求出最简与或式，然后按2输入与非门格式进行变换，电路如图2－21所示。

F(A,B,C)?AC?BC ?AC?B?1?C最简与或式2输入与非表达式ABCABC ≥1≥1≥1

ACB1C& &&& F≥1 F 图2－21

图2－22

2－14 改用最少的与非门实现图2－22所示电路的功能。

解 首先，根据图2－22写出函数表达式，然后进行函数化简，求出最简与或式，并用与非门实现。在允许反变量输入的条件下，实现该函数只需要两个2输入与非门，电路如图2－23所示。

F?A?B?C?A?B?C ?A?B?C?A?B?C ?ABC?AB?C ?AB?C ?AB?C最简与或式最简与非式

ABC&&图2－23

F2－15 已知输入信号A、B、C、D的波形如图2－24所示，试用最少的逻辑门（种类不限）设计产生输出F波形的组合电路，不允许反变量输入。

解 本题自变量和函数的取值关系由波形图给出。首先应根据波形图列出函数F的真值表（若波形图上没有给出所有的自变量取值组合，则对于那些波形图上没有出现的自变量取值，相应的函数值为?），如表2－6所示。本题的难点是要求用任意种类的逻辑门实现无反变量输入的最简电路，经过尝试，在最简或与式上做适当变换，可以用2个与门和2个或非门实现该电路，如图2－25所示。

图2－24

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ABCDF F(A,B,C,D)?(A?C?D)(A?C?D)(B?C) ?(A?C?D)?ACD?BC =A?C?D?ACD?BC表2－6 ABCD 0000 0001 0010 0011 0100 0101 0110 0111 F 0 1 1 1 0 1 0 0 ABCD 1000 1001 1010 1011 1100 1101 1110 1111 F 1 1 1 0 1 1 0 0 ACDACDBC 最简或与式消除其中的反变量

≥1&≥1F& 图2－25

2－16 不附加逻辑门、只用1片74LS83分别实现下列BCD码转换电路。

（1） 余3码到8421码的转换。 （2） 5421码到8421码的转换。 （3） 2421码到8421码的转换。

解 利用4位全加器芯片7483实现不同的BCD码相互转换的关键是要充分利用7483的加法运算能力，注意从BCD编码转换表中梳理两种编码各码字之间的取值关系，确定其中的运算关系，本题各种BCD编码对照表如表2－7所示。

表2－7 十进制数 0 1 2 3 4 5 6 7 8 9 8421码 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 5421码 0000 0001 0010 0011 0100 1000 1001 1010 1011 1100 2421码 0000 0001 0010 0011 0100 1011 1100 1101 1110 1111 余3码 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 （1）由表2－7可见，余3码＝8421码－(3)10＝（8421码＋(13)10）模16，即在4位二进制数的加减运算中，减(3)10等效于加(13)10。

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设余3码为ABCD，8421码为WXYZ，则WXYZ=ABCD+(1101)2。实现余3码到

8421码转换的电路如图2－26所示。

W8421码XYZW8421码 XYZS3C4S2S1S0C00C4S3S2S1S0C0074LS8374LS83A3A2A1A0ABCD余3码B3B2B1B01101A3A2A1A0ABCD5421码B3B2B1B00图2－26

图2－27

（2）设5421码为ABCD，8421码为WXYZ。由表2－7可见，当待转换的5421码≤(4)10时，8421码＝5421码＝5421码＋(0000)2，注意到此时5421码最高位A=0；当5421码≥(5)10时，8421码＝5421码－(3)10＝5421码＋(13)10＝5421码＋(1101)2，注意到此时5421码最高位A=1。所以，WXYZ=ABCD+AA0A。实现5421码到8421码转换的电路如图2－27所示。

（3）设2421码为ABCD，8421码为WXYZ。由表2－7可见，当待转换的2421码≤(4)10时，8421码＝2421码＝2421码＋(0000)2，注意到此时2421码最高位A=0；当2421码≥(5)10时，8421码＝2421码－(6)10＝5421码＋(10)10＝5421码＋(1010)2，注意到此时2421码最高位A=1。所以，WXYZ=ABCD+A0A0。实现2421码到8421码转换的电路如图2－28所示。

WW8421码 XYZ5421码XYZS3C4S2S1S0C0074LS83S3C4S2S1S0C00A3A2A1A0B3B2B1B000≥1&74LS83A3A2A1A0ABCD2421码B3B2B1B000图2－28

ABCD8421码图2－29

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2－17 用一片4位全加器7483和尽量少的逻辑门，分别实现下列BCD码转换电路。 （1） 8421码到5421码的转换。 （2） 5421码到余3码的转换。 （3） 余3码到5421码的转换。

解 （1）设8421码为ABCD，5421码为WXYZ。由表2－7可见，当待转换的8421码≤(4)10时，5421码＝8421码＝8421码＋(0000)2；当8421码≥(5)10时，5421码＝8421码＋(3)10＝8421码＋(0011)2。

首先，应该设计一个判别输入8421码是否大于4的电路，以便确定是否需要加3，这就是一个四舍五入电路，设该电路的输入是8421码，用ABCD表示，输出是F，F=0表示四舍，F=1表示五入，对于ABCD＝1010～1111这六组非法取值，F=Φ。采用卡诺图化简法，可以求出F的最简与或式为F=A+BC+BD。

当F=0时，编码转换电路应该加0；当F=1时，编码转换电路应该加3。观察0和3的二进制值，可以将加数统一表示为二进制数(00FF)2。所以，WXYZ=ABCD+00FF。实现8421码到5421码转换的电路如图2－29所示。

（2）设5421码为ABCD，余3码为WXYZ。由表2－7可见，当待转换的5421码≤(4)10时，余3码＝5421码＋(3)10＝5421码＋(0011)2；当5421码≥(5)10时，余3码＝5421码＝5421码＋(0000)2。

由5421码编码表可以发现，这道题不必专门设计5421码是否大于4的判别电路，

输入5421码的最高位A就可以作为加0还是加3的判别标志。

当A=0时，应该加3；当A=1时，应该加0。所以，加数应该统一表示为(00AA)2，

余3码XY5421码 XYWXYZ?ABCD?00AA。实现5421码到余3码转换的电路如图2－30所示。

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WZWZS3C4S2S1S0C00C4S3S2S1S0C0074LS8374LS83A3A2A1A01ABCD5421码B3B2B1B0A3A2A1A01B3B2B1B000ABCD余3码0图2－30

图2－31

（3）设余3码为ABCD，5421码为WXYZ。由表2－7可见，当待转换的余3码≤(4)10

时，5421码＝余3码－(3)10＝余3码＋(13)10＝余3码＋(1101)2；当余3码≥(5)10时，5421码＝余3码＝余3码＋(0000)2。

显然，输入余3码的最高位A就可以作为加13还是加0的判别标志。

当A=0时，应该加13；当A=1时，应该加0。所以，加数可以统一表示为(AA0A)2，

WXYZ=ABCD+AA0A。实现余3码到5421码转换的电路如图2－31所示。

2－18 试用4位全加器7483和4位比较器7485实现一位8421BCD码全加器。 解 采用4位二进制数全加器芯片实现8421BCD码加法运算的关键是两者进位时刻不同，4位二进制加法器逢十六进一；而8421BCD码加法器则是逢十进一。采用7483进行8421码加法运算时，必须在和大于9时，进行加6校正。

如何产生校正信号是设计难点，该问题在教材中有详细叙述。主教材例2－6采用逻辑门设计校正电路，本题则采用集成比较器7485完成同样功能。参见教材表2－16，用7483对两个8421码求和时，当7483的进位C4＝1，或7483的和输出S3S2S1S0>(9)10时，应该对结果进行加6校正。本题用一片4位比较器7485判别7483的和输出是否大于(9)10，大于时执行加6校正。另外，7483进位输出C4=1时也要执行加6校正。

完整电路如图2－32所示，7483（1）用于两个8421码相加，7485和或门产生校正信号，7483（2）实现校正操作，需要校正时，加6；不需要校正时，加0。

图2－32

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2－19 试用4位全加器7483实现一位余3 BCD码加法器，允许附加其它器件。 解 先用一片4位二进制全加器（7483（1））将两个1位余3码当作两个4位二进制数相加，和如表2－8中的C4S3S2S1S0所示，该输出值与需要的余3码输出值（2位余3码：十位是WXYZ，个位是ABCD）之间的关系如表2－8所示。

表2－8

和 N10 0 1 2 3 4 5 6 7 8 9 7483(1)输出 C4S3S2S1S0 0 0 1 1 0 0 0 1 1 1 0 1 0 0 0 0 1 0 0 1 0 1 0 1 0 0 1 0 1 1 0 1 1 0 0 0 1 1 0 1 0 1 1 1 0 0 1 1 1 1 0 0 1 1 十位输出 个位输出 和 WXYZ ABCD N10 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0

根据取值关系，可以得到如下表达式，用另一片4位全加器（7483（2））和一个非门

实现该数值转换，如图2－33所示。

10 11 12 13 14 15 16 17 18 7483(1)输出 C4S3S2S1S0 1 0 0 0 0 1 0 0 0 1 1 0 0 1 0 1 0 0 1 1 1 0 1 0 0 1 0 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 0 0 0 0 1 0 0 十位输出 个位输出 WXYZ ABCD 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 W?0,X?C4,Y?C4,Z?C4,ABCD?S3S2S1S0?C4C4C41（∵ C4?0 时, ABCD?S3S2S1S0?3?S3S2S1S0?13?S3S2S1S0?1101 C4?1 时, ABCD?S3S2S1S0?3?S3S2S1S0?0011）

N20输入两个1位余3码CA34A27483A1(1)A0B3S3B2S2B1S1B0C0S001 W YX 十位N1 1CZA34A2AS3A1BS2个位A0CS1B3DS0B27483输出一个2位B1(2)余3码B0C00图2－33

14

2－20 设A、B、C为三个互不相等的四位二进制数，试用四位二进制数比较器7485和二选一数据选择器设计一个逻辑电路，从A、B、C中选出最大的一个输出（用框图形式给出解答）。

解 解题思路是，用比较器比较两个数的大小，用比较结果作为数据选择器的选择信号，控制数据选择器选择较大的数据。

先比较A和B，根据比较结果，用4个2选1数据选择器从A和B中选择较大的一个输出（记作MAX(A,B)）；将MAX(A,B)再和C比较大小，并根据比较结果从中选择较大的数输出，该数就是A、B、C中的最大值，记作MAX(A,B,C)。电路框图如图2－34所示。

MAX(A,B)4AB47485-1AA

2－21 二进制码到循环码的转换

（1）完成3位二进制码（B2B1B0）转换为典型循环码（G2G1G0）的真值表，如表2－9所示。

（2）推导G2、G1、G0的逻辑表达式。

（3）用图2－35所示的3线-8线译码器和8线-3线编码器实现3位二进制码到循环码的转换，并加以文字说明（芯片输入输出都是高电平有效）。

表2－9

N10 0 1 2 3 4 5 6 7 二进制码 B2B1B0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1

15

循环码 G2G1G0 B2B1B03 - 8译码器Y0Y1A2Y2 Y3A1Y4A0Y5Y6Y7 8 - 3I0 编码器I1I2Y2I3 Y1I4Y0I5I6I7 G2G1G0图2－35

解 （1）3位二进制码（B2B1B0）转换为典型循环码（G2G1G0）的真值表如表2－10所示。

（2）由于题目没有要求函数表达式的形式，直接由真值表写出最小项表达式即可，我们还进一步写出了反映这种编码转换运算特征的表达式形式。

表2－10 B2B1B0 G2G1G0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0 0 0 1 0 1 1 0 1 0 1 1 0 1 1 1 1 0 1 1 0 0 G2(B2,B1,B0)??m(4,5,6,7)?B2G1(B2,B1,B0)??m(2,3,4,5)?B2?B1 G0(B2,B1,B0)??m(1,2,5,6)?B1?B0（3）3位二进制码B2B1B0输入3－8译码器后，译码器用输出高电平指示输入编码值，例如，当B2B1B0?000时，译码器输

出端Y0?1，其它输出端都为0；当B2B1B0?101时，译码器输出端Y5?1，其它输出端都为0。而8－3编码器的工作原理是，当输入端Ik?1时，编码器输出k对应的二进制值。例如，当I5?1，其它输入端都为0时，输出编码是G2G1G0?101。显然，应该将译码器输出和编码器输入恰当地连接起来，根据编码转换真值表和编译码器功能，B2B1B0?000时，译码器Y0有效，查阅编码转换表，此时应有G2G1G0?000，要求编码输入端I0有效，所以，I0?Y0。又如，B2B1B0?101时，译码器Y5有效，查阅表2-10，此时应有

G2G1G0?111，要求编码输入端I7有效，所以，I7?Y5。译码器输入和输出、编码器输入

和输出的关系如表2－11所示。完整电路如图2－36所示。

表2－11

B2B1B0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 Y i Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7

2－22 设有A、B、C三个输入信号通过排队逻辑电路分别由三路输出，在任意时刻，输出端只能输出其中的一个信号。如果同时有两个以上的输入信号时，输出选择的优先顺序是：首先A，其次B，最后C。列出该排队电路的真值表，写出输出函数表达式。

G2G1G0 0 0 0 0 0 1 0 1 1 0 1 0 1 1 0 1 1 1 1 0 1 1 0 0 I k I0 I1 I3 I2 I6 I7 I5 I4 图2－36

B2B1B03 - 8译码器Y0Y1A2Y2 Y3A1Y4A0Y5Y6Y7 8 - 3I0编码器I1I2Y2I3 Y1I4Y0I5I6I7 G2G1G016

解 首先定义输入、输出变量：设三路输入信号A、B、C无信号时为0，有信号时为1；三路输出信号F1、F2、F3无输出时为0，有输出时为1。

然后根据题目含义列出真值表，如表2－12所示。 最后写出函数表达式：由真值表可以看出，函数关系十分简单，无需化简就可以直接写出输出函数的最简与或式：

表2－12 ABC 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 F1F2F3 0 0 0 0 0 1 0 1 0 0 1 0 1 0 0 1 0 0 1 0 0 1 0 0 F1=A, F2=AB, F3?ABC

2－23 学校举办游艺会，规定男生持红票入场，女生持绿票入场，持黄票的人无论男女都可入场。如果一个人同时持有几种票，只要有符合条件的票就可以入场。试分别用与非门和或非门设计入场控制电路。

解 定义变量：设A表示性别，取值0为男，1为女；B、C、D分别表示黄票、红票

和绿票，取值0表示无票，1表示有票；输出变量F＝0表示不能入场，F=1表示可以入场。

列出真值表，如表2－13所示。

卡诺图化简（略），求出函数F的最简与或式和或与式

F?B?AC?AD ?(A?B?C)(A?B?D)

最简与或式最简或与式

分别用与非门和或非门实现的电路如图2－37所示，允许反变量输入。

表2－13

ABCD 0000 0001 0010 0011 0100 0101 0110 0111 F 0 0 1 1 1 1 1 1 ABCD 1000 1001 1010 1011 1100 1101 1110 1111 F 0 1 0 1 1 1 1 1 ACADB&&&FABCABD≥1≥1≥1图2－37

F2－24 一个走廊的两头和中间各有一个开关控制同一盏灯。无开关闭合时，电灯不亮；

17

当电灯不亮时，任意拨动一个开关都使灯亮；当灯亮时，任意拨动一个开关都使灯熄灭。试用异或门实现该电灯控制电路。

解 设三个开关为A、B、C，取值为0表示“关”，1表示

表2－14 ABC 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 F 0 1 1 0 1 0 0 1 “开”；电灯用F表示，0为灭，1为亮。又设三个开关都关闭时，灯不亮，即变量ABC=000时，F=0。

根据题意，真值表如表2－14所示。

由真值表可以看出，当自变量取值中有奇数个1时，函数值

为1，所以函数表达式为

F?A?B?C

电路如图2－38所示。注意，74系列只有两输入异或门。

ABC=1=1图2－38

F2－25 设A、B、C、D分别代表四对话路，正常工作时最多只允许两对同时通话，并且A路和B路、C路和D路、A路和D路不允许同时通话。试用或非门设计一个逻辑电路（不允许反变量输入），用以指示不能正常工作的情况。

解 设A、B、C、D取值为1表示通话，0表示不通话；F=1表示不能正常工作。 真值表如表2－15所示。

用卡诺图化简（略），求得的最简或与式为F?(A?C)(A?D)(B?D)。 或非门电路如图2－39所示。

表2－15

ABCD 0000 0001 0010 0011 0100 0101 0110 0111 18

F 0 0 0 1 0 0 0 1 ABCD 1000 1001 1010 1011 1100 1101 1110 1111 F 0 1 0 1 1 1 1 1 ACADBD≥1≥1≥1F≥1图2－39

2－26 用与非门为医院设计一个血型配对指示器，当供血和受血血型不符合表2－16所列情况时，指示灯亮。

解 首先需要确定输入、输出变量：输入信号是供血方的血型和受血方的血型，供血方的血型有A、B、AB、O四种，受血方的血型也是这四种，表示血型信息可以有不同的变量和变量取值的定义方法。这里我们采用编码方式表示血型信息：设供血方的血型用变量WX的取值表示，受血方的血型用变量YZ的取值表示，血型编码为：O型（00）、A

型（01）、B型（10）、AB型（11），即当WX=00时，表示供血方的血型为O型；YZ=00则表示受血方的血型为O型。输出信号是血型配对结果，用F表示，F=1表示血型不符，指示灯亮（需要一个高电平驱动的指示灯）；F=0表示血型配对成功，指示灯不亮。

根据上述变量定义和表2－16中的血型配对，可以导出真值表如表2－17所示。 采用卡诺图化简（圈1）可以求出最简与或式：F?WY?XZ 与最简与或式相应的与非门电路如图2－40所示（允许反变量输入）。

表2－17

WXYZ 0000 0001 0010 0011 0100 0101 0110 0111 F 供→受 WXYZ 0 0 0 1 0 1 O→O O→A O→B A→O A→A A→B 1000 1001 1010 1011 1100 1101 1110 1111 F 1 1 0 0 1 1 1 0 供→受 B→O B→A B→B B→AB AB→O AB→A AB→B AB→AB 表2－16 供血血型 A B AB O 受血血型 A,AB B,AB AB A,B,AB,O WYXZ&&&图2－40

0 O→AB F0 A→AB 2－27 分别用3线－8线译码器74138和必要的逻辑门实现下列逻辑函数： （1）F(A,B,C)??m(0,3,6,7) （2）F(A,B,C)??M(1,3,5,7) （3）F(A,B,C)?ABC?A(B?C) （4）F(A,B,C)?(A?C)(A?B?C)

解 74138是输出低电平有效的3线－8线全译码器，8个译码输出变量是3个编码输入变量的所有最大项。运用逻辑函数最大项表达式的概念，可以用一个74138和一个与门实现任意一个3变量的逻辑函数；由于最大项就是最小项的非，通过对最小项表达式取两次非，可以将最小项表达式写成“最小项之非”的与非形式，从而可以用一个74138和一

19

个与非门实现逻辑函数。

（1）F(A,B,C)??m(0,3,6,7)??M(1,2,4,5)?Y1Y2Y4Y5，电路如图2－41所示。 对函数的最小项表达式进行变换，有

F(A,B,C)??m(0,3,6,7)?m0m3m6m7?M0M3M6M7?Y0Y3Y6Y7，该表达式对

应的电路如图2－42所示。

我们可以将上述两种实现方法归纳为：对于输出低电平有效的译码器，可以选取构成函数的最大项对应的输出端，外加一个与门实现；也可以选取构成函数的最小项对应的输出端（除最大项对应的输出端之外的另一组输出端），外加一个与非门实现。

采用74138实现逻辑函数时，还要注意的是：74138的使能输入端G1G2AG2B?100，自变量ABC接74138的A2A1A0。

100A BC74138Y0G1Y1G2AY2Y3G2BY4Y5A2 Y6A1Y7A0 图2－41

F(A,B,C)??M(1,3,5,7)?Y1Y3Y5Y7 ??m(0,2,4,6)?Y0Y2Y4Y6 7413810G1G2AG2BA 2A1A0Y0Y1Y2Y3Y4Y5Y6Y7 图2－42 74138Y0G1Y1G2AY2Y3G2BY4Y5A2 Y6A1Y7A0 图2－43

&F0A BC&F（2）

100A BC这里只给出用74138加与门实现的电路，如图2－43所示。

（3）首先将函数变换成最小项表达式形式，有

&FF(A,B,C)??m(5,6,7)?Y5Y6Y7，用74138和一

个3输入与非门实现的电路如图2－44所示。

20

（4）先将函数变换成最大项表达式的形式，有F(A,B,C)??M(0,2)?m0m2?Y0Y2，

用74138和一个2输入与门实现的电路如图2－45所示。

100A BC 74138Y0G1Y1G2AY2Y3G2BY4Y5A2 Y6A1Y7A0 图2－44

100&FA BC 74138Y0G1Y1G2AY2Y3G2BY4Y5A2 Y6A1Y7A0 图2－45

&F2－28 试用输出高电平有效的4线－16线译码器和逻辑门分别实现下列函数： （1）W(A,B,C)??m(0,2,5,7) （2）X(A,B,C,D)??M(2,8,9,14)

（3）Y(A,B,C,D)??M(1,4,5,6,7,9,10,11,12,13,14) （4）Z(A,B,C,D)?(A?B)?(C⊙D)

解 输出高电平有效的译码器的输出变量是编码输入变量的最小项，通常可以采用外加或门的方法实现最小项之和，从而实现所需的逻辑函数；也可以对要实现函数的最大项表达式进行变换，将其写成最小项的或非形式，采用译码器外加一个或非门实现逻辑函数。

为了简便起见，我们用一个4线－16线译码器和四个逻辑门实现本题的四个逻辑函数。将输入变量A、B、C、D送到译码器的编码输入端A3、A2、A1、A0。

由于函数W(A,B,C)??m(0,2,5,7)是一个3变量函数，而另外三个函数X、Y、Z都是4变量函数，为了统一使用一组输入变量A、B、C、D，先将函数W扩充为4变量函数。

由 W(A,B,C)??m(0,2,5,7)?ABC?ABC?ABC?ABC?W(A,B,C,D)?ABC(D?D)?ABC(D?D)?ABC(D?D)?ABC(D?D) ?ABCD?ABCD?ABCD?ABCD?ABCD?ABCD?ABCD?ABCD ??m(0,1,4,5,10,11,14,15) ?Y0?Y1?Y4?Y5?Y10?Y11?Y14?Y15

X(A,B,C,D)??M(2,8,9,14)?M2?M8?M9?M14?Y2?Y8?Y9?Y14

21

由于函数Y的最大项表达式中包含11个最大项，直接实现需要一个11输入的或非门，而将其转换为最小项表达式后，其中只包含5个最小项，用一个5输入的或门即可：

Y(A,B,C,D)??M(1,4,5,6,7,9,10,11,12,13,14) ??m(0,2,3,8,15)?Y0?Y2?Y3?Y8?Y15

求函数Z的最小项表达式时，不要试图将异或运算转换为与、或运算，而是应该利用异或运算的特点，直接确定真值表，从而也就确定了组成函数的最小项：

Z(A,B,C,D)?(A?B)?(C⊙D)?A?B?C?D ??m(0,3,5,6,9,10,12,15) ?Y0?Y3?Y5?Y6?Y9?Y10?Y12?Y15

电路如图2－46所示。

4/16 ABCDA3A2A1A0 Y0Y1Y2Y3Y4Y5Y6Y7Y8 Y9Y10Y11Y12Y13Y14Y15图2－46

≥1W≥1X≥1Y≥1Z2－29 试用3线－8线译码器74138和必要的逻辑门实现5线－32线译码器。 解 本题是典型的译码器规模扩展问题。5线－32线译码器有5个编码输入端，输入5位二进制编码，32个译码输出端输出译码结果，任意时刻有且只有一个输出端有效。3线－8线译码器有3个编码输入端，8个译码低电平有效的输出端。显然，4片74138可以提供32个译码输出端，将5个编码输入端的低3位用来进行片内译码，高2位用于实现片

22

选，同时利用74138的3个使能端实现片选，可以最大限度地减少外加逻辑门的数量。完整的电路如图2－47所示。当A4A3?00时，74138(1)被选中，根据A2A1A0的输入值，

Y7~Y0中有一个为低电平，其它三个芯片的输出端都是高电平；当A4A3?01时，74138(2)

被选中，根据A2A1A0的输入值，Y15~Y8中有一个为低电平，其它三个芯片的输出端都是高电平；依此类推。构造电路时，要特别注意，输入的编码值要和译码输出端的下标数值一致。

YYYYYY31302928 Y272524 26YY7Y6Y5Y4YY Y3Y 210 74138(4)G1G2AG2BA2A1A0 &0 YYYYYYYY23222120 19 181716Y7Y6Y5Y4YY Y3Y 210 74138(3) G1G2AG2BA2A1A0 YYYYYYYY15141312 11 1098Y7Y6Y5Y4YY Y3Y 210 74138(2) G1G2AG2BA2A1A0 YYYYYYY Y765 43 210Y7Y6Y5Y4YY Y3Y 210 74138(1) G1G2AG2BA2A1A0 1图2－47

A4A3A2A1A0 2－30 试用高电平译码输出有效的4线－16线译码器和逻辑门设计一个组合逻辑电路，计算两个两位二进制数的乘积。

解 该问题分为两个部分：一是设计一个用于计算两个2位二进制数的乘积的电路，二是用译码器实现该电路。

首先设计该乘法电路，设两个2位二进制数用A1A0和B1B0表示，乘积是4位二进制数，用P3P2P1P0表示。根据乘法规则，列出真值表，如表2－18所示。

表2－18

A1A0B1B0 P3P2P1P0 A1A0B1B0 P3P2P1P0 0000 0001 0010 0011 0100 0101 0110 0111 0000 0000 0000 0000 0000 0001 0010 0011 1000 1001 1010 1011 1100 1101 1110 1111 0000 0010 0100 0110 0000 0011 0110 1001 A1A0B1B0A3A2A1A04/16Y0Y1Y2Y3Y4Y5Y6Y7Y8Y9Y10Y11Y12Y13Y14Y15P3≥1P2≥1P1≥1P0图2－48

23

采用译码器实现逻辑函数时，不必化简逻辑函数。根据真值表，直接写出输出函数的最大项表达式。

P3(A1A0B1B0)?m15, P2(A1A0B1B0)??m(10,11,14),P1(A1A0B1B0)??m(6,7,9,11,13,14), P0(A1A0B1B0)??m(5,7,13,15)

最后，画出用高电平译码输出有效的4线－16线译码器和3个或门实现的电路图，如图2－48所示。

2－31 分别用四选一和八选一数据选择器实现下列逻辑函数 （1）F(A,B,C)??m(0,1,2,6,7)

（2）F(A,B,C,D)??m(0,3,8,9,10,11)???(1,2,5,7,13,14,15) （3）F(A,B,C,D)??M(1,2,8,9,10,12,14)???(0,3,5,6,11,13,15)

??F(A,B,C,D,E)??m(3,5,9,12,18,24,27)（4）?

????(1,4,7,8,11,13,19,22,23,25,26)?0解 四选一MUX的输出函数表达式为F?A1A0D0?A1A0D1?A1A0D2?A1A0D3 八选一MUX的输出函数表达式为

F?A2A1A0D0?A2A1A0D1?A2A1A0D2?A2A1A0D3? +A2A1A0D4?A2A1A0D5?A2A1A0D6?A2A1A0D7（1） 用四选一MUX时，先将函数写成最小项表达式的变量形式

F(A,B,C)??m(0,1,2,6,7)?ABC?ABC?ABC?ABC?ABC

提取自变量AB作为四选一的地址变量，即A1A0=AB，按四选一MUX输出函数表达

式的形式整理函数表达式，有

F(A,B,C)?AB(C?C)?ABC?AB(C?C)?AB1?ABC?AB0?AB1

将函数表达式与四选一MUX的表达式相比较，显然，D0,D1,D2,D3?1,C,0,1

用八选一时，三个自变量都用作MUX的地址变量，令A2A1A0=ABC，显然，

D0D1D2D3D4D5D6D7=11100011

24

采用四选一和八选一实现逻辑函数的电路如图2－49和2－50所示。

MUX1C01D0D1 MUXYFD 2D3A1A0AB1110001 1D0D1D 2D3D4D5D 6D7YFAAA 210ABC图2－49

图2－50

（2）用MUX实现四变量逻辑函数时，用降维卡诺图法比较清楚，特别是当给定的逻

辑函数包含任意项时，更不方便直接在表达式上进行变换。

用四选一MUX时，首先画出卡诺图，如图2－51所示，选AB作为地址变量，即

A1A0=AB。按AB取值00、01、10、11分别合并，和0圈在一起的Φ取值为0，和1圈在一起的Φ取值为1。由卡诺图可以看到，D0D1D2D3=1010。实现函数功能的四选一MUX电路如图2－52所示。

CD AB 00 1 0 0 1 01 11 1 10 100 01 11 10 ? ? ? 1 图2－51

? 0 D0=1 D1=0 D3=0 D2=1

D0D1MUXYF010? ? 1 ? 1 D 2D3A1A0AB图2－52

用八选一MUX时，首先选择地址变量，令A2A1A0=BCD。画出降维卡诺图，如图2

－53所示，合并只能沿垂直方向进行，由降维卡诺图化简可得

D0D1D2D3D4D5D6D7=11110000。用八选一MUX实现逻辑功能的电路如图2－54所示。

25

BCD 1000 001 010 011 100 101 110 111 A 1 10 1 1 0 0 ????10 1 1 1 1 1 0 0? ? ? 0 0 D0=1 D1=1 D2=1 D3=1 D4=0 D5=0 D6=0 D7=0 图2－53

（3）用四选一MUX时，令A1A0=AB，画出卡诺图，如图

MUXD0D1D 2D3YD4D5D 6D7AAA 210BCD F图2－54

2－55所示，可见，

D0D1D2D3=0100。实现函数功能的四选一MUX电路如图2－56所示。

CD AB

00

01

11

10

用八选一

00 Φ 1 0 0 01 0 Φ Φ 0 图2－55

MUX时，令A2A1A0=BCD，画出降维卡诺图，如图2－57所示，由降维卡

11 Φ 1 Φ Φ 10 0 Φ 0 0 D0=0 D1=1 D3=0 D2=0

0100D0D1MUXYFD 2D3A1A0AB图2－56

诺图化简可得D0~D7=0000A001。用八选一MUX实现逻辑功能的电路如图2－58所示。

BCD A 000 Φ 0 001 0 0 010 0 0 011 Φ Φ 100 1 0 101 Φ Φ 110 Φ 0 111 1 Φ 0 1 0000A00 1D0D1D 2D3D4D5D 6D7MUXYFAAA 210D0=0 D1=0 D2=0 D3=0 D4=A D5=0 D6=0 D7=1

图2－57

BCD图2－58

26

（4）用四选一MUX时，令A1A0=AB，画出降维卡诺图，如图2－59所示。可见

D0D1D2D3=EDDC，实现函数功能的四选一MUX电路如图2－60所示。

ED0D1DD CDE AB 000 Φ 1 001 Φ 1 Φ 011 1 Φ 1 Φ 010 Φ 1 110 Φ 111 Φ Φ 101 1 Φ 100 Φ 1 D0=E

MUXYF00 01 11 10

D1=D CD3=C D2=D

D 2D3A1A0AB图2－60

图2－59

用八选一MUX时，令A2A1A0=CDE，由降维卡诺图图2－61化简可得

D0~D7=BBA1AA00。用八选一MUX实现逻辑功能的电路如图2－62所示。

CDE AB 000 Φ 1 001 Φ 1 Φ 011 1 Φ 1 Φ 010 Φ 1 110 Φ 111 Φ Φ 101 1 Φ 100 Φ 1 00 01 11 10

BBA1AA0 0D0D1D 2D3D4D5D 6D7MUXYFAAA 210CDED0=B D1=B D3=1 D2=A D6=0 D7=0 D5=A D4=A

图2－61

2－32 试用双四选一数据选择器74153实现十六选一数据选择器。

图2－62

解 本题属于典型的MUX扩展问题。用四选一实现十六选一的基本思路是，先用4个四选一从16路输入信号中选出4路，再用一个四选一从这4路中选出1路。十六选一有16个数据输入端D0～D15和4个地址输入端A3A2A1A0，设计的关键是4个地址输入端的使

27

用。经过简单尝试就可以发现，合理的地址线连接方式应该是：将低2位地址A1A0接在用于初选（16选4）的4个四选一地址端上；高2位地址A3A2用作下一级四选一的地址。改变地址线的连接方式也可以，但会造成地址与输入数据线的序号混乱。74153是双四选一MUX，片内的两个四选一共用地址线，每个四选一有各自的低电平有效使能端G1、G2，本题中将它们接在一起，用作十六选一的使能端，本题电路需要3片74153，电路如图2－63所示。

GD0D1D 2D3D4D5D 6D7G174153D0D1Y1D 2D3G2D0D1Y2D 2D3AA10G174153D0D1Y1D 2D3G2D0D1Y2D D23A1A0A1A0 0 G174153D0D1Y1D 2D3G2D0D1Y2D 2D3AA10A3A2FD8D9D 10D11D12D13D 14D15图2－63

2－33 试用四选一数据选择器和必要的逻辑门设计一个1位二进制数全加器。 解 设1位全加器的输入是A、B、C（进位输入），输出是J（进位）、S（和），则其真值表如表2－19所示，输出函数的最小项表达式为

J?ABC?ABC?ABC?ABCS?ABC?ABC?ABC?ABC

28

用四选一实现J和S时，令MUX地址变量A1A0=AB，则有

J?ABC?ABC?ABC?ABC?AB0?ABC?ABC?AB1S?ABC?ABC?ABC?ABC?ABC?ABC?ABC?ABC

用一片74153双四选一MUX实现1位全加器的功能，电路如图2－64所示（允许反变量输入）。

表2－19 ABC 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 J 0 0 0 1 0 1 1 1

S 0 1 1 0 1 0 0 1 CCC C00CC 10 G174153D0D1Y1D 2D3G2D0D1Y2D 2D3AA10ABJ1A11A01D0 1D11Y01D2 1D 32D02D12Y02D2 2D32A12A0S图2－65

图2－64

2－34 只用1片图2－65所示双4选1数据选择器实现下列函数，允许反变量输入。

D)= F(A,B,C,?m(3,4,5,8, 9,解 本题是一道需要不断尝试、技巧性很强的题目。首先，列出函数F的卡诺图，如图2－66所示，从中寻找线索。

显然，无论选择AB、还是选择CD作为MUX的地址都无法使化简后的项为单变量。修改卡诺图，选择AC、AD、BC或BD作为地址也不行，即无法只用一个四选一实现函数F。经过尝试，选择CD作为MUX2的地址变量，即2A12A0?CD，则由卡诺图化简可得

2D0?A?B, 2D1?A?B, 2D2?A, 2D3?A?B

其中2D2＝A可以由外部直接提供，A?B和A?B必须由MUX1产生。由于一个MUX无法直接产生两个函数A?B和A?B，需要将其合并。考虑到MUX2使用A?B时，C=0；使用A?B时，C=1，令MUX1输出函数为A?B?C可以满足要求，这是本题的关键一步。对于MUX1，取地址变量为1A11A0?AB，用四选一实现三变量异或运算比较简单，我们不加推导地给出下列结果。

29

1D0?C, 1D1?C, 1D2?C, 1D3?C

完整电路如图2－67所示。

AB CD AB 00 1 1 01 1 1 11 1 1 10 1 1 00 01 11 10

CCC C1A11A01D0 1D11Y01D2A○B○C 1D 32D02D12Y02D2 2D32A12A0CDFA图2－66 图2－67

2－35 用一片4位二进制数全加器7483和一片含有4个二选一数据选择器的芯片74157及非门实现可控4位二进制补码加法/减法器。当控制端X=0时，实现加法运算；当X=1时，实现减法运算（提示：将减数取反加1后，进行加法运算）。

解 本题要求对两个4位二进制数A和B进行计算：当控制信号X=0时，做二进制加法；当X=1时，将B取反加1后，和A做二进制加法（就是将减变成补码加）。

显然，应该用全加器7483实现加法运算，用MUX芯片74157实现对原码或反码的选择。完整电路如图2－68所示，被加(减)数为A=A3A2A1A0，加(减)数为B=B3B2B1B0，用4个非门产生B，用74157实现B和B的选择，用7483实现A+B和A?B?A?B?1，运算结果由7483的C4S3S2S1S0输出。取反后的加1操作通过7483的进位输入来实现，运算选择输入信号X既用来实现加、减运算的选择（切换MUX通道），也用于控制是否加1。

0输入BB 3B 2B1B0EN1D0 2D03D0741574D011D11Y 12D2Y 1 13D13Y 14D14YS输入AA3A2A1A0A37 483A2A1A0C4BS3 3BS2 2B1S1B0CS00 和/差输出选择输入X图2－68

30

2－36 设计一个数π＝3.1415926（8位）的发生器。该电路的输入是从000开始、依次递增的3位二进制数，输出依次为3、1、4、……的8421BCD码（所用器件任选）。

解 本题含义是，设计一个电路，有三个输入端Q2Q1Q0，输入3位二进制数；四个输出端WXYZ，输出8421BCD码。输入000时，输出0011，这是3的8421码；输入001时，输出0001；依此类推。我们可以导出真值表，如表2－20所示。

根据真值表直接写出函数的最小项表达式

W(Q2,Q1,Q0)?m5, X(Q2,Q1,Q0)??m(2,4,7), Y(Q2,Q1,Q0)??m(0,6,7), Z(Q2,Q1,Q0)??m(0,1,3,4,5)

实现多输出函数时，采用译码器最合适。这里采用输出低电平有效的3线－8线译码

器，当实现最小项表达式时，应该用与非门将每个输出函数所需的最小项组合起来（参见习题2－27），电路如图2－69所示。题目中所说的输入数值依次递增，通常是由外部的3位二进制计数器实现的，解题时不必考虑。数值中的小数点不要求输出，在定点计算机系统中，小数点的位置是系统默认的。

表2－20 Q2Q1Q0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 WXYZ 0011 0001 0100 0001 0101 1001 0010 0110

2－37 用适当容量的PROM实现8421BCD码的共阴极七段显示译码电路，要求画出与－或阵列图。

解 PROM实现逻辑函数的概念很简单，输入变量用作PROM的地址输入，函数就是PROM的输出位。一个4条地址线，8条数据线的PROM可以实现4输入、8输出的逻辑函数。共阴极七段显示器需要高电平有效的驱动信号。

实现8421码——七段显示码的转换需要PROM有4条地址线A3A2A1A0，用于输入1

十进制数 3 1 4 1 5 9 2 6 图2－69

100Q 2Q1Q0 74138Y0YG11G2AY2Y3G2BY4AY5 2A1Y6A0Y7 1&&&WXYZ位8421码的4个比特 ABCD；7条数据线D6~D0，用于输出7位高电平有效的七段显示码

31

abcdefg；PROM共有10个存储单元，每个单元可以存储7位数据。将输入的8421码用作PROM的地址，寻址相应的存储单元，该单元存储的7位数据就是与该8421码对应的七段显示码，经数据线D6~D0输出。真值表如表2－21所示，与或阵列如图2－70所示。

ABCD或阵列m0m1表2－21

十进输入 制数 ABCD 0 1 2 3 4 5 6 7 8 9 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001

输出 abcdefg 1111110 0110000 1101101 1111001 0110011 1011011 0011111 1110000 1111111 1110011 与阵列××××××××××××××××××××m2×m3××m4××××m5×××××m6m7×××××××××××××m8××m9m10m11m12m13m14m15abcdefg图2－70

2－38 试将图2－71中PLA的各输出函数写成∑m的形式。 解

WXYZ F1F2F3F4F5F6F1(W,X,Y,Z)?WXY?WXZ??m(5,7,10,11) F2(W,X,Y,Z)?WXZ?WXY??m(5,7,14,15) F3(W,X,Y,Z)?WXY?0??m(14,15) F4(W,X,Y,Z)?WXZ??m(0,2)

F5(W,X,Y,Z)?WXZ?XYZ??m(0,2,5,13) F6(W,X,Y,Z)?XYZ?WYZ??m(5,10,13,14)

图2－71

2－39 图2－72是一个输出极性可编程的PLA，试通过编程连接实现下列函数

F1?AB?AC, F2?(A?B)(A?C)

32

解 图2－72所示是一个特定的PLA，它包括与阵列、或阵列，在或阵列的输出端还设置了一个可编程异或门，用于或阵列输出信号的同相或反相操作。当异或门的可编程输入端未被编程连接时，该输入端为1，此时异或门实现取非功能；当异或门的可编程输入端被编程连接时，该输入端为0，异或门实现同相传输功能。

将F2变换成与或非形式F2?(A?B)(A?C)?AB?AC，F1和F2中的与运算用与阵列实现，或运算用或阵列实现，非运算通过对异或门编程实现。编程连接后的电路如图2－73所示。

2－40 试用PAL16L8实现一位全加器的逻辑电路，在图2－74上标明编程连接。

解 PAL16L8由可编程的与阵列和固定的或阵列构成，或阵列输出端有三态非门，使用时应使能输出端的三态非门，显然，PAL16L8要求函数表达式为与或非式。

设一位全加器的三个输入是A、B、C，和输出是

AABBCC或阵列 与阵列AABBCC或阵列 F2错

与阵列 F1 F1 F2图2－73

F2图2－72

图2－74

33

S，进位输出是J。参见习题2－33中一位全加器的真值表，采用卡诺图化简（圈0）的方法，求出输出函数的最简与或非式。

S?ABC?ABC?ABC?ABC, J?AB?AC?BC

阵列图如图2－75所示，引脚I0=1，配合相应的编程连接点，用于打开输出三态非门；

全加器输入信号A、B、C接输入引脚I1、I2、I3；输出信号S、J由引脚I/O7、I/O6输出。

“1”

A

S

B

J

C

图2－75

2－41 试编写一个实现3输入与非门的VHDL源程序。 解

34

-- 3-input Nand library IEEE;

use IEEE.std_logic_1164.all; entity NAND3 is port(A,B,C: in STD_LOGIC; Y: out STD_LOGIC); end NAND3;

architecture VER1 of NAND3 is begin

Y<= not (A and B and C); end VER1;

2－42 试用with_select_when语句描述一个4选1数据选择器。 解

-- A Multiplexer 4-1 with “with_select_when” library IEEE;

use IEEE.std_logic_1164.all; entity MUX4 is

port (IN1, IN2, IN3, IN4: in BIT; SEL: in INTEGER; OUT1: out BIT); end MUX4;

architecture MUX4_BODY of MUX4 is begin

with SEL select

OUT1<= IN1 when 0, IN2 when 1, IN3 when 2, IN4 when 3;

end MUX4_BODY;

2－43 试用进程语句结构和if_then_elsif语句描述一个4选1数据选择器。解 -- A Multiplexer 4-1 with “if_then_elsif” library IEEE;

use IEEE.std_logic_1164.all; entity MUX4 is port (A,B,C,D: in STD_LOGIC; S: in STD_LOGIC_VECTOR (1 downto 0); X: out STD_LOGIC); end MUX4;

architecture ARCH_MUX4 of MUX4 is begin process(S,A,B,C,D) begin if (S=00”) then X<=A; elsif (S=”01”) then

X<=B;

35

elsif (S=”10”) then X<=C; else X<=D; end if; end process; end ARCH_MUX4;

2－44 图2－76是一位二进制数全加器的电路图，试用元件例化语句描述该电路。 解

C_IN=1 SUM-- a full adder design A=1X &Ylibrary IEEE; B≥1C_OUTuse IEEE.std_logic_1164.all;

&Zentity ADDER is

port (A,B,C_IN: in STD_LOGIC;

图2－76 SUM,C_OUT: out STD_LOGIC);

end ADDER;

architecture STRUCTRAL of ADDER is component XORG port (IN1,IN2: in STD_LOGIC; OUT1: out STD_LOGIC); end component; component ANDG port (IN1,IN2: in STD_LOGIC; OUT1: out STD_LOGIC); end component; component ORG port (IN1,IN2: in STD_LOGIC; OUT1: out STD_LOGIC); end component;

signal X, Y, Z: STD_LOGIC; begin

XOR1: XORG port map (IN1=> A, IN2=> B, OUT1=> X); XOR2: XORG port map (IN1 => X, IN2 => C_IN, OUT1 => SUM); AND1: ANDG port map (IN1 =>C_IN , IN2 => X, OUT1 => Y); AND2: ANDG port map (IN1 => A, IN2 => B, OUT1 => Z); OR1: ORG port map (IN1 => Y, IN2 => Z, OUT1 => C_OUT);

end STRUCTRAL; 2－45 逻辑电路如图2－77（a）所示，写出G和F的逻辑表达式，若非门的延迟为3ns，其它门的延迟为6ns，根据图2－77（b）所示A的输入波形，画出G和F的波形，并对输出波形加以说明。

36

1 X1&&C=1B=1AX2X3A≥1&G FGF（a） （b）

图2－77

解 当输入信号B=C=1时，G?A?A?1，F?AG?A。由图2－78波形图可以看出：相对于输入信号A的波形，输出信号F的波形延时了12ns，而且还存在1型险象。

AX1X2X3GF **图2－78

2－46 判断图2－79所示各电路是否存在险象。如果存在险象，说明险象类型，并通过修改逻辑设计消除险象。

解

AB &&&& &ABCFD≥1≥1≥1≥1LCD≥1（a） （b）

图2－79 对于图

2－79（a），

。当B?ACBCDAD?111F?ABBACA?D?AB时，F?A?A。因此，该电路存在0型险象。在卡

诺图上重新化简该函数，可得最简与或式为

BAD &图2－80

&F37

F?B?AD，该函数中没有反变量，故不存在险象，对应的两级与非门电路如图2－80所

示。

对于图2－79（b），直接写出函数表达式为

L?A?B?C?B?C?B?D?B?D?D?(A?B?C)(B?C?B?D)(B?D?D)

检查表达式中同时具有原、反变量的变量：

当ACD?000时，等效电路如图2－81所示。L?B(B?B)B?BB，所以，该电路

有B变量引起的1型险象。出现1型险象的波形图如图2－82所示。注意到，B3波形中的正脉冲没有影响到输出信号，输出信号中的1型险象是由B2和B4的信号冲突造成的。

BB1≥1 10 B10 10 ≥1≥1B2B3B4 ≥1LB2B3B4L* *B1≥1图2－81

图2－82

当ABC?100时，等效电路如图2－83所示。L?D(D?D)?D，即D变量不会引起

险象。D变量的变化不会引起险象的波形图如图2－84所示，D3波形中的1型险象并未出现在输出信号中。

DD1≥1≥1 100DD1≥10D2D3 ≥1 LD2D3L *≥1图2－83 图2－84

我们也可以在卡诺图上看出是否存在险象，将图2－79（b）所示电路的输出函数表达式进一步变换为或与式

L?(A?B?C)(B?C?B?D)(B?D?D)?(A?B?C)(B?C?D)(B?D)

38

从函数的或与式可以恢复卡诺图的圈法，如图2－85中的实线圈所示。进一步检查是否存在相切的卡诺圈，显然，卡诺图上确实存在一处相切的卡诺圈，当自变量ABCD的取值由0000变化为0100或按相反的顺序变化时，将从一个卡诺圈跳到另一个卡诺圈，由此可以确定存在险象，由于函数值应该为0，出现的是正脉冲，所以出现的是1型险象。 修改电路设计，消除B变量变化引起的1型险象：在卡诺图上添加一个冗余的卡诺圈，覆盖相切的部分，如图2－85中虚线圈所示。修改后的函数表达式为

L?(A?B?C)(B?C?D)(B?D)(A?C?D)

消除险象后的电路如图2－86所示。

CD AB 00 0 0 0 01 0 0 图2－85

11 10 0 0 00 01 11 10 ABCBCDBDACD≥1≥1≥1≥1L≥1 图2－86

2．3 自测题解答

自测题2

1．（10分）填空

（1）同一电路的正逻辑表达式与负逻辑表达式具有（ ）关系。 解 同一电路的正逻辑表达式与负逻辑表达式具有（互为对偶表达式）关系。 （2）多个标准TTL逻辑门的输出端直接相连，结果是（ ）；

多个集电极或漏极开路逻辑门的输出端直接相连，结果是（ ）；多个三态输出端直接相连，结果是（ ）。

解 多个标准TTL逻辑门的输出端直接相连，结果是（造成输出电平错误，甚至损坏器件）；多个集电极或漏极开路逻辑门的输出端直接相连，结果是（实现线与逻辑）；多个三态输出端直接相连，结果是（实现输出线路的分时共享）。

（3）在典型的TTL、CMOS和ECL逻辑门中，（ ）速度最快，（ ）功耗最低。 解 在典型的TTL、CMOS和ECL逻辑门中，（ECL）速度最快，（CMOS）功耗最低。

39

（4）4选1数据选择器的输出函数表达式为（ ）。 解 4选1数据选择器的输出函数表达式为（Y??miDi）。

i?03（5）在PROM、PLA和PAL中，与阵列固定、或阵列可编程的器件是（ ）；

与阵列可编程、或阵列固定的器件是（ ）；与、或阵列都可编程的器件是（ ）。

解 在PROM、PLA和PAL中，与阵列固定、或阵列可编程的器件是（PROM）；与

阵列可编程、或阵列固定的器件是（PAL）；与、或阵列都可编程的器件是（PLA）。

（6）一个VHDL源程序可以分为5个组成部分，他们是（ ），其中必不可少的两个部分是（ ）。

解 一个VHDL源程序可以分为5个组成部分，他们是（实体说明、结构体、库、程序包和配置），其中必不可少的两个部分是（实体说明和结构体）。

2．（5分）图2－87为三态非门构成的电路，试根据输入条件填写表2－22中的F栏。

D1

EN1D2EN2

G1 1EN表2－22 EN1 D1 EN2 D2 0 0 1 1 F G2 1EN F0 1 1 0

1 0 0 0 1 0 0 1 1 1 0 1 1 1 1 0 图2－87

解 图2－87中，任意一个三态非门使能端EN?1时，三态门不工作，输出为高阻抗，EN?0时，三态门工作。若两个三态门都不工作，输出F为高阻抗；若只有一个三态门工作，则F是该三态门输入信号的非；若两个三态门都工作，当输入相同时，F是输入的非，当输入相反时，电路不能正常工作。根据表2－22完成的真值表如表2－23所示。

3．（5分）分析图2－88所示电路，写出表达式，列出真值表，说明电路的逻辑功能。

表2－23 EN1 D1 EN2 D2 0 0 1 1 0 1 1 0 1 0 0 0 1 0 0 1 1 1 0 1 1 1 1 0 F 1 0 1 0 0 Z 解 函数表达式为F1?AB, F2?AB?AB?A⊙B, F3?AB，真值表如表2－24所示。

由真值表可以看出，该电路是半比较器，用于比较A和B的大小，输出信号高电平有效，F1是A?B输出端，F2是A?B输出端，F3是A?B输出端。

40

表2－24 A1 &≥1B1 &图2－88

F1F2F3 AB 00 01 10 11 F1 0 1 0 0 F2 1 0 0 1 F3 0 0 1 0 4．（5分）分析图2－89所示电路，输入为余3码，说明该电路完成什么逻辑功能。 解 图2－89所示电路以4位全加器7483为核心，输入信号为A、B、C、D，输出信

?0号为W、X、Y、Z。注意加数B3B2B1BB3B2B1B?0AA，0A当A=0时，加数

A=1(11?0(13)时，加数B3B2B1B0?(0000)2?(0)10。列出该电路的21)；当

真值表，如表2－25所示。分析自变量取值和相应函数值的变化特点，若自变量表示的是余3码（有效取值为0011～1100），则函数相应的取值就是5421码。所以，该电路可以用作余3码→5421码的转换电路。

WS3C4A3A2A1A01表2－25 ABCD WXYZ 0000 0001 0010 0011 0100 0101 0110 0111 1101 1110 1111 0000 0001 0010 0011 0100 ABCD 1000 1001 1010 1011 1100 1101 1110 1111

WXYZ 1000 1001 1010 1011 1100 1101 1110 1111 X YS2S1ZS0C00 07483B3B2B1B0 ABCD 图2－89

5．（5分）写出图2－90所示电路的输出函数表达式，列出真值表。

解 图2－90所示电路由3个MUX和4个异或门组成，输入变量为A、B、C、D，输出变量是Y。根据各MUX的输出函数表达式逐级写到输出端，有

Y(A,B,C,D)?D[BC(A?0)?BCA?BCA?BC(A?1)]? +D[BC(A?A)?BC1?BC0?BC(1?A)] ??m(0,1,2,3,6,9,11,12,15)

41

函数表达式写到什么程度应根据题目要求来确定，若题目没有明确要求（如本题），则按照电路图直接写出表达式即可，不必进行进一步变换。这里为了方便列真值表，将表达式写成了最小项的简写形式。Y的真值表如表2－26所示。

A0A＝1AA＝1 1D0D1D 2D3MUXYA1A0 表2－26 ABCD D0D1MUXYA0DYY 1 1 1 1 0 0 1 0 ABCD 1000 1001 1010 1011 1100 1101 1110 1111 Y 0 1 0 1 1 0 0 1 0000 0001 0010 0011 0100 0101 0110 0111 A

A1 A＝110＝1D0MUXD1YD2 D3A1A0BC

图2－90

6．（5分）只用2输入与非门和异或门实现函数：

F(A,B,C,D)??m(0,1,4,5,8,9,14,15)???(2,10)

解 经卡诺图化简，并圈1求出最简与或式为

F?AC?BC?ABC

由于题目要求只能用2输入与非门和异或门实现，需要对最简与或式做相应的变

换。

F?AC?BC?ABC?(A?B)C?ABC?ABC?ABC?AB?C

由变换后的表达式可以看出，只用1个2输入与

ABC&非门和1个异或门就可以实现函数F，电路如图2－91所示。

7．（10分）试用最少的与非门，设计一个组合电路，实现表2－27所示的逻辑功能。

=1F图2－91

表2－27 A B 0 0 0 1 1 0 1 1 F 解 首先画出该函数的卡诺图，如图2－92所示。填写函数值时，根据自变量AB的取值不同，按行填写比较方便，例如：当AB=10时，函数F?C?D，即当C、D取值不同时，F=1。

在卡诺图中圈1，求出最简与或式

C?D C?D C?D C⊙D 42

F?BCD?BCD?BCD?ABC?ABCD

两级最简与非门电路如图2－93所示。

CD AB BCDBCDBCDABCABCD&&&&&&00 0 1 1 0 01 1 0 0 1 11 1 0 1 0 10 1 0 0 1 00 01 11 10 L图2－92

图2－93

8．（10分）试用4位二进制数比较器7485实现3位8421BCD码的比较。

解 本题属于典型的7485级连扩展问题。设两个参加比较的3位8421BCD码分别为X=X3X2X1、Y=Y3Y2Y1。比较电路需要3片7485，如图2－94所示，用7485（1）实现个位BCD码X1和Y1的比较，由于个位是最低位，其级连输入端应置为010，三种比较结果输出信号送到十位比较器7485（2）的级连输入端；7485（2）实现十位BCD码X2和Y2的比较，比较结果送到百位比较器7485（3）的级连输入端；7485（3）实现百位BCD码X3和Y3的比较，其比较输出信号就是两个3位8421BCD码的最终比较结果。

X>YX=Y XBa>bA=B7485(3)a=b ABa>bA=B7485(2) a=bABa>bA=B7485(1) a=bA

9．（10分）用一片输出高电平有效的4－16译码器和必要的逻辑门实现多输出函数：

?W(A,B,C,D)??m(0,1,3,5,6,7,8,9,10,11,12,15)??X(A,B,C,D)??m(0,6,9,12,15) ?Y(A,B,C,D)?M(1,3,9,14)?????Z(A,B,C,D)??M(1,3,4,5,6,7,9,10,11,12,13,14)

43

解 首先将函数写成最小项表达式和最大项表达式中项数较少的形式，然后，将表达式进一步变换为适合输出高电平有效的译码器的表达式形式。

?W(A,B,C,D)??M(2,4,13,14)?m2?m4?m13?m14?Y2?Y4?Y13?Y14???X(A,B,C,D)??m(0,6,9,12,15)?m0?m6?m9?m12?m15?Y0?Y6?Y9?Y12?Y15 ??Y(A,B,C,D)??M(1,3,9,14)?m1?m3?m9?m14?Y1?Y3?Y9?Y14???Z(A,B,C,D)??m(0,2,8,15)?m0?m2?m8?m15?Y0?Y2?Y8?Y15电路如图2－95所示。

4/16 ABCDA3A2A1A0 Y0Y1Y2Y3Y4Y5Y6Y7Y8 Y9Y10Y11Y12Y13Y14Y15表2－28

≥1WABC 000 001 010 011 100 101 110 111 RG 00 01 01 01 10 10 10 10 ≥1X≥1Y≥1Z图2－95

10．（5分）用三个继电器A、B、C控制两个指示灯R、G。R和G不能同时亮；当三个继电器都动作时R亮；当A不动作且B和C中至少有一个动作时G亮；如果A、B、C均不动作，则R和G均不亮；其他情况下R都亮。试根据以上要求列出反映此控制关系的真值表。

解 先定义变量：输入变量A、B、C，取值为1表示继电器动作；输出变量R、G，取值为1表示灯亮。反映输入、输出变量取值关系的真值表如表2－28所示。

11．（10分）使用3线－8线译码器74138和与非门实现一个1位二进制数全加器。 解 参见本章习题2－33关于1位全加器的变量定义和真值表，可以写出输出函数——和函数S和进位输出函数J的最小项表达式为

S(A,B,C)??m(1,2,4,7), J(A,B,C)??m(3,5,6,7)

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用74138实现逻辑函数时，138的使能端G1G2AG2B?100，编码输入端A2A1A0?ABC，

则可以将全加器的和函数S和进位输出函数J的表达式写成

S(A,B,C)?YY12Y4Y7 J(A,B,C)?Y3Y5Y6Y7

用两个4输入与非门连接相应的译码输出端，产生输出信号S和J，电路如图2－96

0 所示。

100ABC74138Y0G1Y1G2AY2G2BY3Y4Y5A2Y6A1Y7A0 &S&J10001011GD0D174151D2YD3D4YD5D6D7A2A1A0ABCF图2－96

图2－97

12．（10分）将逻辑表达式F(A,B,C)?AB?B?C写成标准与或表达式?m的形式，并使用八选一数据选择器74151实现该函数。

解 函数F的标准与或式为F(A,B,C)??m(0,4,6,7)。

用74151实现该逻辑函数时，应使74151的低电平有效片选端G?0，地址输入为

A2A1A0?ABC，根据函数F的最小项表达式中包含的最小项，74151的数据输入端为D0～D7?10001011。完成的电路如图2－97所示。

13．（10分）用适当容量的PROM实现下列多输出函数，要求画出与－或阵列图。

解 PROM有固定的与阵列，可以实现

由地址端输入的变量的所有最小项；有可编程的或阵列，用于选择所需最小项，并求和实现输出函数。用PROM实现逻辑函数时，应将函数表达式写成最小项表达式形式。

?F1?ABC?AC?BC??F2?A?B?C??F3?AB?AB?C?F?(A?B?C)(A?B?C)?ABC?4F1(A,B,C)??m(0,1,2,5,6), F2(A,B,C)??m(0,2,3,4,5,6,7)F3(A,B,C)??m(0,1,2,4,5,6), F4(A,B,C)??m(0,1,2,3,4,5,6,7)

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用PROM实现F1～F4时，其与或阵列如图2－98所示。

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ABC或阵列××××ABC=m0×××ABC=m1××××ABC=m2××ABC=m3×××ABC=m4 ××××ABC=m5××××ABC=m6××ABC=m7与阵列 F1F2F3F4图2－98

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