哈工大微电子IC思考题、作业、提问总结1

1-1 思考题

1-1-1.典型PN结隔离工艺与分立器件NPN管制造工艺有什么不同（增加了哪些主要工序）？

增加工序的的目的是什么？ 答：分立器件NPN管制造工艺：外延→一氧→一次光刻→B掺杂→二氧→二次光刻

→P掺杂→三氧→三次光刻→金属化→四次光刻。

典型PN结隔离工艺：氧化→埋层光刻→埋层扩散→外延→二氧→隔离光刻→

隔离扩散、推进（氧化）→基区光刻→基区扩散、再分布（氧化）→发射区光刻→发射区扩散、氧化→引线孔光刻→淀积金属→反刻金属→淀积钝化层→光刻压焊点→合金化及后工序。

增加的主要工序：埋层的光刻及扩散、隔离墙的光刻及扩散。 目的：埋层：1、减小串联电阻；2、减小寄生PNP晶体管的影响。 隔离墙：将N型外延层隔离成若干个“岛”，并且岛与岛间形成两个背靠背的反偏二极管，从而实现PN结隔离。

1-1-2.NPN管的电极是如何引出的？集电极引出有什么特殊要求？

答：集成电路中的各个电极均从上表面引出。要求：形成欧姆接触电极：金属与

参杂浓度较低的外延层相接触易形成整流接触（金半接触势垒二极管）。因此，外延层电极引出处应增加浓扩散。

1-1-3.典型PN结隔离工艺中隔离扩散为什么放在基区扩散之前而不放在基区扩散或发射区扩散之后？

答：由于隔离扩散深度较深，基区扩散深度相对较浅。放在基区扩散之前，以防

后工序对隔离扩散区产生影响。

1-1 作业

1-1-1.典型PN结隔离工艺中器件之间是如何实现隔离的？

答：在N型外延层中进行隔离扩散，并且扩穿外延层，与P型衬底连通，从而将N

型外延层划分为若干个“岛”；同时，将隔离区接最低电位，使岛与岛之间形成两个背靠背的反偏二极管，从而岛与岛互不干涉、互不影响。通过以上两点实现了器件间的隔离。

1-1-2. 设典型PN结隔离工艺允许的最小线宽、外延层的厚度和各相关图形间的间距都为W，画出最小面积NPN晶体管图形和剖面结构图，并分别估算W为1μm 和0.5μm时，在1cm2的芯片面积上可以制作多少各这种相互隔离的最小面积晶体管。 答：

长为9W，宽为5W，面积min为45W。 计算略。

2

1-2 思考题

1-2-1.在N阱硅栅CMOS基本工艺中做连线有源区和多晶硅可否交叉通过？

答：不可以交叉通过。如果是多晶硅与有源区交叉，尚可利用硅栅自对准来注入

有源区，有源区被多晶硅分隔成两个不相连通的有源区，符合工艺要求。但是，如果做金属连线有源区和多晶硅交叉，会引起金属线正下方亦有杂质注入，即两个本来分隔的有源区连通起来了，形成不了源区、漏区、沟道区，不符合工艺要求。

1-2-2. 在N阱硅栅CMOS基本工艺中有源区包括哪些区域，是如何刻蚀出来的？ 答：有源区包括：1，没有场区氧化层的区域；2，没有多晶硅氧化层的区域；3，

没有表面光刻胶层的区域。（源区、漏区、沟道区、欧姆接触区）

如何刻蚀出来：首先通过光刻场区、场区氧化、去氮化硅，确定场区氧化层

的分布位置；再通过栅氧化、淀积多晶硅和反刻多晶硅，确定N+多晶硅的分布位置；最后通过光刻有源区，从而最终确定有源区位置。

1-2-3.集成MOS管的衬底电极与分立MOS器件的有何不同？引出时要注意什么？ 答：不同点：集成MOS管的衬底电极都从上表面引出。而分立MOS器件衬底电极从下表面引出。

注意点：由于P-Sub和N阱的掺杂浓度都较低，为了避免整流接触，电极引出处必须有浓掺杂区，尽量形成欧姆接触。

1-2 作业

1-2-1.N阱硅栅CMOS基本工艺中的有源区包括哪些区域？ 答：在N阱硅栅CMOS基本工艺中有源区包括源区（S）、漏区（D）、沟道区（G）、

欧姆接触区。

1-2-2.形成MOS管源漏区需要哪些光刻掩膜版？源漏区注入时有哪些介质做掩蔽层？ 答：需要的掩膜版：N-阱光刻掩膜版、场区光刻掩膜版、多晶硅反刻掩膜版、Pplus

光刻掩膜版、Nplus光刻掩膜版。

掩蔽层介质：场区氧化层、多晶硅氧化层、表面光刻胶层。 1-2-3.场区注入和局部氧化有哪些作用？

答：场区注入：提高P型场区开启电压，既有利于减小表面场区氧化层台阶，场

区氧化层可以适当减薄，又有利于抑制闩锁效应。

局部氧化：1. 提高场区阈值电压，防止寄生MOS 管开启；2. 场区氧化层一

部分在硅衬底表面之下，使得高出表面部分的氧化层台阶变小，提高了金属布线的可靠性。

1-3 作业

1-3-1.设计1.3.1中给出的以N阱CMOS工艺为基础的BICMOS工艺流程（见下图）。

答：衬底准备（P型）→氧化→光刻n+埋层区→n+埋层扩散→清洁表面→生长p-外延→隔离氧化（薄氧+生长Si3N4）、光刻N-阱(N-well)→N-阱注入，N-阱推进，退火，清洁表面→长薄氧、长Si3N4、光刻场区(active反版)→场区氧化, 清洁表面→氧化光刻P扩散区，P区扩散→栅氧化,淀积多晶硅，多晶硅N+掺杂，反刻多晶→光刻P+ active注入区（Pplus ）， P+注入（硅栅自对准）→光刻N+active注入区(Nplus)，N+注入（硅栅自对准）→清洁场区氧化层→绝缘介质淀积，平整化，光刻通孔(via)→蒸镀金属，反刻金属（metal)→清洁绝缘介质层→钝化层淀积，平整化，光刻钝化窗孔(pad)。

2-1 思考题

2-1-1.集成NPN管与分立NPN管有什么不同？ 答：（1）四层三结结构，构成了一个寄生的PNP晶体管（有源寄生）；

（2）电极都从上表面引出，造成电极的串联电阻和电容增大（无源寄生）。 2-1-2.有源寄生效应有何影响？如何减小或消除？ 答：影响：（1）NPN晶体管正向有源时，寄生PNP晶体管截止,等效为寄生电容； （2）NPN晶体管饱和或反向有源时，寄生PNP晶体管正向有源导通。有电流流向衬底，影响NPN晶体管的正常工作。 措施：增加n+埋层：①加大了寄生PNP晶体管的基区宽度(到埋层的下边界)；②形成了寄生PNP晶体管基区减速场（埋层的上半区域）。 2-1-3.无源寄生有何影响？ 答：集电极串联电阻影响电流放大系数；基极寄生电阻引起发射极电流集边效应，

还影响高频增益和噪声性能；发射极串联电阻很小，一般可忽略。寄生电容包括发射结电容、集电结电容、隔离结电容，PN结电容包括势垒电容、扩散电容、底面和侧面电容，它们都影响着晶体管的频率参数。 2-1-4.NPN管图形尺寸与其主要参数之间有什么关系？ 答：（1）电流容量与发射区条长的关系：“电流集边效应”使最大工作电流正比于有效发射极周长：

IEmax = α LE-eff

（2）饱和压降与集电极寄生电阻的关系：集电极串联电阻，使晶体管饱和压降提高：

Vces = Vceso + Ic×rces

（3）频率特性与寄生电阻、电容的关系:

1/fT = 2π*1.4*(reCe + Wb2/5Dnb + rces*Cc + δc/Vm + 1/2rcesCjs)

2-1-5.NPN管常用图形各自的特点是什么？ 答：（1）单基极条形：结构简单、面积小,寄生电容小,电流容量小,基极串联电阻大,集电极串联电阻大。 （2）双基极条形:与单基极条形相比,基极串联电阻小,电流容量大,面积大,寄生电容大。

（3）双基极双集电极形:与双基极条形相比,集电极串联电阻小,面积大,寄生电容大。

（4）双射极双集电极形:与双基极双集电极形相比,集电极串联电阻小,面积大,寄生电 容大。 （5）马蹄形:电流容量大,集电极串联电阻小,基极串联电阻小,面积大,寄生电容大。

（6）梳状:它源于基极集电极马蹄形，其主要特点是具有大的电流容量。通常基

极和发射极可以都采用多直条形而集电极采用U 型。电流容量大，集电极串联电阻小，基极串联电阻小，面积大，寄生电容大。

2-1-6.超增益管BC结的偏压为什么要限制在0伏左右？ 答：为了减小基区宽度调制的影响。

2-1-7.超增益管的发射区通常采用什么图形？为什么？ 答：采用圆形发射区。圆形周界短,受表面态影响小。

2-1 作业：

2-1-1.分别画出单基极条形和双基极双集电极结构的普通NPN晶体管的平面图（版图）

和剖面图，并详细说明埋层的作用。 答：

埋层作用：①埋层的存在加大了寄生PNP晶体管的基区宽度，基区直到埋层的下边界，基区宽度增加意味着复合损失的电子数目增加，减小了寄生PNP晶体管效应。②由于埋层的上半区域中，掺杂浓度的梯度从中央部分到上边缘处逐渐减小，这对于电子的作用效果与电子运动情况相反，阻碍电子运动，因而形成了寄生PNP晶体管基区减速场，减小了寄生PNP晶体管效应。③有掺杂的埋层置于C极与B极下部，减小了集电极串联电阻。

2-1-2.画出单基极条形双硼扩散结构的超增益NPN晶体管的平面图（版图）和剖面图，

并说明版图设计以及应用的注意事项。 答：

注意事项：①采用圆形发射区，周界短,受表面态影响小；②应用时BC结偏置限制在0V左右，以减小基区宽度调制效应的影响。【如果BC结偏置较大，当Vce增加时，集电结反偏增大；xmc增大，有效基区宽度减小，致使基区少子浓度梯度增加，电流增加；基区内复合减少，β*增大，所以随着Vce增大曲线分散（β增大）。原始Wb越小，Δxmc引起的相对变化ΔWb/Wb越大，曲线分散程度越厉害。如下图。】

3-1 作业

3-1-1. 阐述集成电路版图设计的重要性。

答：集成电路版图上的几何图形尺寸直接决定着芯片上各物理层的尺寸，是集成

电路制造的依据。所以，集成电路版图设计是集成电路实现过程中必不可少的关键的设计环节。

3-1-2.阐述遵循版图设计规则进行集成电路版图设计的重要性。 答：设计规则与厂家的技术水平和设备条件密切相关，它不是正确与不正确实现

集成电路的严格界限，但是由于它包含了一定的工艺容差，遵循它进行版图设计可以保证集成电路高概率地正确实现。

3-2思考题

3-2-1. 隔离区如何划分？阱区如何划分？ 答：

隔离区划分原则：

①NPN管

集电极电位不相同的NPN晶体管必须放在不同的隔离区，而集电极电位相同的NPN晶体管可以放在同一个隔离区内。

②PNP管

基极电位不相同的PNP晶体管必须放在不同的隔离区，而基极电位相同的PNP晶体管可以放在同一个隔离区内。

③ NPN与PNP

?如果NPN晶体管集电极电位和横向PNP晶体管的基极电位相同，它们可以放在同一个隔离区内。

④电阻

多数电阻原则上都可以放在同一个隔离区内，只要保证它们之间实现电隔离。

⑤基区扩散电阻与晶体管

?基区扩散电阻两端电位不高于NPN晶体管集电极电位时，可与NPN晶体管同放一个隔离区内；

?基区扩散电阻两端电位不高于横向PNP晶体管基极电位时，可与横向PNP晶体管同放一个隔离区内。

⑥其它

?二极管及其它有源器件以及特殊结构电阻、电容可根据具体结构和电隔离原则来划分隔离区。

阱区划分原则：

?衬底电位相同的PMOS管都可以放在同一个N阱内，衬底电位不相同的PMOS管必须放在不同的N阱内。

?当可以放在同一个N（P）阱中PMOS（NMOS）管较多时，通常根据布局布线的需要可以灵活划分多个N（P）阱，避免同类器件过于集中影响布线。 3-2-2.压焊点如何排布？ 答：（1）排布形状：压焊点是芯片与封装管腿相连接用的输入/输出端口（I/O），

一般分布在芯片四周。

?I/O较少时通常采用嵌入式（embed）

?I/O较多时通常采用环绕式排方式（in-line） ?I/O很多时通常采用双环错列方式（staggered） （2）排布顺序：

?由系统特定用途给定或用户给定：这种情况不能改变压焊点的排列顺序，需要在单元布局时适当考虑与压焊点间的便捷连接，减小连线面积和减小信号延迟和串扰。

?由设计者自己决定 3-2-3. 布局策略如何？

答：1、主次要单元的区分；2、整体结构布局；3、内布局及分层次。 3-2-4.布线层有哪些？布线策略如何？ 答：金属层、多晶硅层、扩散层。

（1）原则上尽量采用金属层布线，而且通过合理布局缩短连线，有利于减小寄生电阻电容，提高速度、降低功耗，尤其是采用顶层金属。

（2）电源/地线、关键信号线以及长信号线应避免采用多晶硅层和扩散层走线。 （3）顶层金属较厚，单位条宽允许流过的电流大，有利于减小布线宽度。（也可以采用多层金属并联）

（4）多晶层布线不能与扩散层布线交叉

（5）芯片较大时，电源/地的干线一般布成网状结构（多层金属），局域的电源/地线一般采用梳状结构。（6）模拟电源/地和数字电源/地分开布线。

（7）长信号线的上、下或旁边应尽量避免长距离平行走其它信号线，以免两信号线间的串扰。

（8）底层单元内连线尽量采用底层金属层，而用高层金属进行单元间的布线。 3-2-5.有源区连线与多晶硅连线为什么不能交叉走线？ 答：见思考题1-2-1.

3-2 作业

3-2-1.采用典型PN结隔离工艺对左图进行版图设计时至少要划分几个隔离区？如何划分的？注：二极管采用BE结制作，电阻采用基区硼扩制作。

答：七个隔离区。具体略。 3-3 思考题

3-3-1. 版图验证有什么重要性？

答：版图验证是版图设计过程中的必要环节，是集成电路得以正确实现的保障。 3-3-2.版图验证流程有哪些环节？各自的目的是什么？ 答：DRC、ERC、LVS、仿真。

设计规则检查（DRC）： 设计规则检查的任务：是检查版图中几何图形的尺寸设计规则错误，包括最小线宽、最小间距、最小面积等。

电学规则检查（ERC）：

电学规则检查的任务：在提取电路网表（Circuit Extraction）的基础上检查版图中电学特性上的常规性非法连接。

版图与电路一致性检查（LVS）： 版图与电路一致性检查的任务：是将从版图提取出的电路网表与从电路图提取出的电路网表进行对照，检查两个网表中的节点连接关系是否匹配、对应元件是否匹配等，以保证版图所实现的电路与设计的电路完全一致。

版图后仿真：

版图后仿真：从版图提取包括寄生参数在内的电路网表（LPE），进行spice电路模拟或用软件从提取的寄生参数计算延迟反标到逻辑图中进行时序（Timing）模拟。

3-4思考题

3-4-1. 公共区域合并的好处。

答：相关联器件或单元间的版图相关区域合并为公共区域，将有利于减小面积和

提高电路性能。

3-4-2.器件连接顺序与版图设计之间有何关系？

答：有些器件间的连接顺序的变化不会影响到电路功能，但是版图设计效果会有不同。

3-4-3.版图设计中有哪些匹配性设计要求？ 答：几何图形匹配设计、热匹配设计。

第六次提问（5月24号）

MOS集成电路为什么要抗静电设计？对抗静电电路有啥要求？ 答：目的：MOS栅氧化层积累静电电荷，可能会击穿栅氧化层。

要求：1，放点电阻尽可能小，能快速泄放积累的静电电荷；2，能忍耐很大

的瞬态功耗；3，不能影响正常电路的功能；4，抗静电电路自身要有抗闩锁设计；5，占用面积尽可能小。

第七次提问（6月17日）

四管TTL与两管TTL相比的优点？

答：导通时，T1反向有源，T2T4饱和，T3截止，T4集电极全部接收负载门注入的

电流，进一步提高了输出低电平时负载能力。

截止时，T1深度饱和，T2T4截止，T3导通，T3的大发射极电流驱动负载，使

输出高电平上升时间减小，加强了容性负载能力，扇出可达8以上。

课堂提问总结

第一次提问（3月11号）

1、典型PN结隔离工艺的主要流程？

答：埋层扩散→隔离区扩散→B扩→P扩→引线孔→蒸镀金属。 2、NPN管的集电极引出注意事项？埋层的作用？

答：注意事项：集电极引出处高浓度掺杂，形成欧姆接触，避免整流接触。

埋层作用：1，减小寄生PNP晶体管影响；2，减小集电极串联电阻。 3、典型PN结隔离工艺的隔离扩散能否放在基区扩散之后？Why？

答：不能。因为隔离扩散很深，基区扩散较浅，为防止后工序对隔离扩散（？）

产生影响，隔离扩散要放在基区和发射区扩散之前。

第二次提问（3月18号）

1、N阱CMOS工艺流程中需要多少光刻版？

答：需要10块光刻版：①N阱光刻版、②场区光刻版、③多晶硅光刻版、④P+有

源区光刻版、⑤N+有源区光刻版、⑥接触孔光刻版、⑦金属1光刻版、⑧通孔光刻版、⑨金属2光刻版、⑩钝化窗孔光刻版。

2、在N阱硅栅CMOS基本工艺中做连线有源区和多晶硅可否交叉通过？ 答：见思考题1-2-1

3、N阱CMOS引出的衬底电极需要注意什么？每个MOS是否可以有独立的衬底？ 答：一、注意：1，电极从上表面引出；2，为了避免整流接触，电极引出处需要浓掺杂，形成欧姆接触。

二、一般来说，集成电路中每个MOS共享一个衬底，即在衬底上注入多个隔离开来的N阱，形成多个电隔离的CMOS。如果有特殊要求或目的，MOS可以有自己独立的衬底。

第三次提问（4月8号）

1、双B扩散穿通型超增益NPN晶体管在版图设计中有哪些注意事项？

答：第一，发射极设计成圆形。因为圆周界短，受表面影响小。第二，电极引出处需要高掺杂。因为要避免整流接触。第三，应用时BC结偏置限制在0V左右（减小基区宽度调制的影响）。

2、N阱Si栅的P+区需要的光刻掩膜版有哪些？

答：场区光刻掩膜版、多晶硅光刻掩膜版、表面光刻胶层。一共3块。 3、N+埋层对NPN、横向PNP和衬底PNP管分别有什么影响？ 答：NPN：减小了C极串联电阻；削弱了PNP晶体管寄生效应；

横向PNP：减小了B极电阻；削弱了PNP晶体管寄生效应； 衬底PNP：对衬底PNP无利，即减弱了衬底PNP管的性能。

第四次提问（4月12号）

1、NPN管在发射极条长相同的情况下，双基极双集电极与单基极相比有哪些特点？

答：1，对应的发射极有效周长大、电流容量大；2，集电极串联电阻小；3，基极电阻小。

2、N阱Si栅CMOS基本工艺中，引线孔、通孔、钝化窗口的作用分别是？

答：引线孔：引出金属线，连接有源区和金属。通孔：连接2个金属层。钝化窗

口：引出器件管脚。

3、在N阱Si栅CMOS基本工艺中，寄生可控Si结构有什么危害？如何抑制？ 答：寄生可控Si结构产生了自锁效应，短路了电源的两极，电路中电流剧增，烧毁电器元件。

抑制：1，减小RS、RW。2，减小βNPN和βPNP。3，增加阱的结深；采用外延衬底；采用埋层；稳定电源；输入信号不可过高；负载电容不宜过大；采用电源限流。

第五次提问（4月22号）

判断下列陈述是否正确：

1，版图设计中所用的图层（工艺层）与集成电路制作中所用的光刻掩膜版是一一对应的；版图只要通过DRC/ERE/LVS的全面验证，流片就一定能成功。

答：都错。不一定一一对应；即使通过全面验证，也不能保证流片100％的成功，只是成功概率提高。

2，进行抗闩锁设计的芯片就一定不会被烧毁。

答：错。闩锁效应并不能杜绝，进行抗闩锁设计只能是大概率地抗闩锁，并不能完全。而且芯片烧毁不一定由于可控硅结构的闩锁效应引起。

3，C极同电位的晶体管可以放在同一隔离区内；N阱CMOS中所有NMOS有相同的衬底；而所有PMOS也有相同的衬底。

答：一错二对三错。NPN晶体管C极同电位可以放一起、PNP晶体管B极同电位可以

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