实验7指导书 时序逻辑电路的设计与仿真

时序逻辑电路的设计与仿真

一、实验目的

1．了解并掌握各种触发器的功能及特点。

2．掌握JK触发器的逻辑功能及应用设计方法。

3．了解分频的概念并掌握使用触发器设计分频器的方法

4．学习EDA软件Quartus II的基本使用方法。

二、实验预习

打印实验指导书，预习实验的内容。

查阅相关芯片的数据手册，了解芯片的逻辑功能、引脚排列及外形结构，完成实验电路设计，画出原理电路，标明芯片型号和引脚。自拟实验步骤和数据表格。

三、实验设备与仪器

PC机。

四、实验原理

触发器是一种具有记忆功能的逻辑电路，其输出状态不仅与当前的输入有关，还与触发器的前一个状态有关。

根据触发器控制方式的不同（即信号的输入方式以及触发器状态随输入信号变化的规律不同），可将触发器分为RS触发器、JK触发器、T触发器、D触发器等几种类型。

触发器的状态转换时刻由触发信号决定。根据触发器采用的电路结构形式，触发信号的触发方式可分为电平触发、脉冲触发和边沿触发三种。为了提高电路工作的可靠性，增强抗干扰能力，最常使用边沿触发的触发器，其次态仅取决于时钟信号上升沿（或下降沿）到达时刻输入信号的逻辑状态，而在这以前或以后，输入信号的变化对触发器的输出状态没有影响。

实验使用的74LS112是一个下降沿有效的双JK触发器芯片，逻辑图如下：

图1 74LS112的逻辑图

JK 触发器的激励输入端为J 端和K 端，JK 触发器中PR （或S D ）为置1端；CLR （或C D ）为置0端。 注意：有些书或资料对芯片引脚的标示并不统一，如时钟引脚，有的标示为CP ，有的标示为CLK ，二者都表示时钟输入，功能并无差异，请使用时注意。

JK 触发器的特性方程为：n n n Q K Q J Q +=+1。 JK 触发器的真值表见表1。

五、实验内容

1．使用JK 触发器74LS112设计T 触发器和D 触发器，要求使用EDA 软件Quartus II 实现并进行逻辑功能仿真，输入时钟信号和随机数据信号，观察并记录时钟输入端、数据输入端和状态输出端信号波形。

2．使用JK 触发器74LS112设计8分频器电路，要求使用EDA 软件Quartus II 实现并进行逻辑功能仿真，输入时钟信号，观察并记录时钟输入端和状态输出端信号波形。 六、实验报告（本部分请附加空白页手写完成）

1．画出设计电路图和实验仿真波形。 2．分析实验测试结果，说明实验结论。 3．写出实验体会总结。

本文来源：https://www.bwwdw.com/article/mede.html