03.基础电路设计(三)数位与类比电路设计技巧

基礎電路設計

(三)

數位與類比電路設計技巧

高弘毅

內容標題導覽：｜前言｜類比與數位技術的融合｜類比電路注意事項｜設計數位電路的注意事項｜

前言

IC與LSI的功能大幅提升使得高壓電路與電力電路除外，幾乎所有的電路都是由半導體元件所構成，雖然半導體元件高速、高頻化時會有EMI的困擾，不過為了充分發揮半導體元件應有的性能，電路板設計與封裝技術仍具有決定性的影響。

類比與數位技術的融合

由於IC與LSI半導體本身的高速化，同時為了使機器達到正常動作的目的，因此技術上的跨越競爭越來越激烈。雖然構成系統的電路未必有clock設計，但是毫無疑問的是系統的可靠度是建立在電子元件的選用、封裝技術、電路設計與成本，以及如何防止噪訊的產生與噪訊外漏等綜合考量。機器小型化、高速化、多功能化使得低頻/高頻、大功率信號/小功率信號、高輸出阻抗/低輸出阻抗、大電流/小電流、類比/數位電路，經常出現在同一個高封裝密度電路板，設計者身處如此的環境必需面對前所未有的設計思維挑戰，例如高穩定性電路與吵雜(noisy)性電路為鄰時，如果未將噪訊入侵高穩定性電路的對策視為設計重點，事後反覆的設計變更往往成為無解的夢魘。類比電路與高速數位電路混合設計也是如此，假設微小類比信號增幅後再將full scale 5V的類比信號，利用10bit A/D轉換器轉換成數位信號，由於分割幅寬祇有4.9mV，因此要正確讀取該電壓level並非易事，結果造成10bit以上的A/D轉換器面臨無法順利運作的窘境。另一典型實例是使用示波器量測某數位電路基板兩點相隔10cm的ground電位，理論上ground電位應該是零，然而實際上卻可觀測到4.9mV數倍甚至數十倍的脈衝噪訊(pulse noise)，如果該電位差是由類比與數位混合電路的grand所造成的話，要測得4.9 mV的信號根本是不可能的事情，也就是說為了使類比與數位混合電路順利動作，必需在封裝與電路設計有相對的對策，尤其是數位電路switching時，ground vance noise不會入侵analogue ground的防護對策，同時還需充分檢討各電路產生的電流迴路(route)與電流大小，依此結果排除各種可能的干擾因素。以上介紹的實例都是設計類比與數位混合電路時經常遇到的瓶頸，如果是設計12bit以上A/D轉換器時，它的困難度會更加複雜。

雖然電腦計算速度很快，不過包含身邊物理事象在內的輸入資料都是類比資料，因此必需透過電腦的A/D轉換器，將類比信號轉換成為數位資訊，不過類比的輸出信號level比數位信號低幾個位數，一旦遇到外部噪訊干擾時，類比信號會被噪訊蓋住，雖然類比在恆時微小變化量上具有非常重要的意義，不過若被外部噪訊掩蓋時就不具任何價值，尤其是溫度、濕度、壓力等類比量是類比信耗的基礎，它對微弱的類比電路具有決定性的影響。為配合數位機器高速化的趨勢，今後對高速類比化技術的要求會越來越高。如圖1所示隨著數位高速化，數位信號也越來越近似類比信號波形，為了忠實傳送如此的信號必需使用類比式的思維

來往處理，也就是說高速化時代數位設計者必需同時需兼具類比素養。

類比電路注意事項

2是設計類比電路時必需注意得事項，除此之外電路圖上仍存有許無法描述的設計要素，會以導線形式、浮游容量等形態造成電路特性變動，為了確保電路的可靠性因此必需將這些設計要素充分納入電路設計、封裝設計與電路板設計。

圖2 設計高頻電路時主要檢討項目list

(1).round並非零歐姆

雖然一般的電路圖的接地(ground)阻抗都標示零歐姆，事實上電路pattern不可能沒有阻抗(impedance)(圖3)，也就是說當電流流入電路pattern時必然會產生壓降現象，而該壓降卻是各種問題的根源。例如雙面電路板的送信端與收信端以兩點連接時，接地間的阻抗與大電流或是switching所產生的過渡電流，會造成兩點間發生電位差，如果該電壓成為噪訊電壓與信號重疊的話，就會導致誤差甚至使元件損壞，因此必需針對SN比進行有效的對策。

圖3 電路pattern的阻抗

(2).共通阻抗

如第(1)項所述為了杜絕接地間產生電位差，單點接地設計成為數位類比混載電路常用的手法(圖4)，不過這種設計能夠處理的頻率有一定的限度，即使採用粗短導線pattern，但是當頻率超過數MHz時就有可能進入發生問題的範圍，因此如何確實掌控接地線的電流與阻抗造成的壓降關係，成為設計上非常重要的課題。圖5是典型的電路pattern對策實例，雖然該對策具有充分的共通阻抗概念，不過還是存有許多困難點。由於better ground可大幅減少煩瑣的設計，因此最近高頻電路幾乎都是採用多層電路板。

圖4 單點ground電路

圖5 典型的共通阻抗電路

設計類比數位混載電路時必需注意的是數位電路switching會產生過渡電流，由於過渡電流會流入復歸電路的接地端，為了防止該電流流入類比電路的接地端，因此類比電路與數位電路的接地端，通常會在入口處作單點接地設計，如果這樣的防護設計還是會對類比與數位電路造成影響時，就必需在類比電路的接地端插入高頻用ferrite core(ground beads)，主要原因是提高類比電路的的阻抗(從數位電路觀之)具有很好的效果。如果高速數位電路各信號發生延遲現象時，就需同時對tinning進行同步化，利用極大過渡電流的流動獲得如圖6所示之De-coupling電容效應，但是前提是必需謹慎選用合適的容量值，否則就無法獲得預其的效果。此外驅動類比數位混載電路的電源若是單電源設計時，必需將類比與數位的電源作電氣絕緣。圖7是典型的類比與數位電路電源部分作電氣絕緣的電路設計。

圖6 De-coupling電容效應

圖7 典型的類比數位電路單電源的De-coupling

(3).高輸入阻抗電路

直流增幅或是近似直流的低頻微小電流、電壓增幅時，如果使用FET等高輸入 operation-amplifier，必需注意以下幾種漏電現象: (a).電流增幅時必需注意輸入偏壓(bias)電流。 如圖8所示信號電流

作電壓轉換獲得1V輸出電壓，由於誤差為1%因此輸入偏壓電流需低

圖13 結合阻抗

必需注意的是:

*結合阻抗Zm 很小時噪訊電流會增加，導致耐噪訊變弱，此時必需將附加阻抗直列加入結合阻抗 Zm。 *合阻抗Zm 很大同時與輸入阻抗Zi 的關係為Zi>Zm 時必需減少Zi (圖14)。

圖14 降低電路的阻抗

數位IC的空端子如果呈閒置(open)狀態放置會使電路的阻抗變高，導致電路極易 受到噪訊干擾與誤動作，因此空端子必需藉由電阻與電源連接。

多層板的信號線阻抗由於pattern導線係設於ground的表面，因此具有降低阻抗的 效果。

(4).長信號線與外部輸出(包含封裝之間的連接線)信號線作成「L型」Active

數位信號的Active狀態會因「L型」與「H型」的不同，造成noise margin產生差異，信號線變長部分可當作提高耐噪訊的「L型」Active；相較之下「H型」具有較高的靜態界限(margin)。不過對CMOS IC而言，不論是「L型」或是「H型」，兩者的noise margin幾乎沒有太大差異，除了「L型」對接地線噪訊問題非常有效之外，IC本身對「L型」或是「H型」並無明顯的不同。此外站立時間遲緩的信號在臨界值(threshold level)附近，如果有噪訊侵入或是與信號發生重疊時，會導致耐噪

訊性降低等困擾，此時必需採用Schmidt trigger型IC。

(5).電路設計不良(metastable)

設計電路時必需防止發生metastable，主要原因是確定flip prob的data時，設定時間(set up)與hold time的timing時間裕度不足造成輸出不穩現象。

(6).阻抗整合

在信號線上through hole部份與pattern方向急遽改變的部份，部分信號會在阻抗變化點將信號反射至信號源，造成部分信號電流反射成為電磁噪訊，因此從信號輸出端至受信端的設置阻抗非連續space，是設計電路時極重要的一環，也就是說如圖15所示的阻抗整合乃是不可閾缺的設計，尤其是高頻的場合信號並非用電壓傳送而是被視為電力傳送，因此如果無法滿足整合條件就會產生信號反射，進而因信號反射產生波形歪斜，諸如over shoot、under shoot、linking等錯誤信號。圖16是典型的終端電路，如果需要更高層次的終端效果時，就需將圖15的送信端與收信端作傳輸線路的特性阻抗整合。

圖15 阻抗整合

圖16 典型的終端電路阻抗整合

(7).De-coupling Condenser

一般De-coupling Condenser是對著switch元件並列設置，如圖6所示De-coupling Condenser在數位電路扮演下述重要的角色:

?De-coupling Condense可提供數位IC元件switch時的過渡電流，因此電容器的容量值必需選用可提供充分過渡電流，如

此才能減輕過渡電流流入電源與接地端的流量。 ?由於電源與接地端所構成的迴路面積很小，因此De-coupling Condense可減輕外部電磁噪訊的干擾。 使用低電感成份chip condenser作為IC端子最短配線時，以De-coupling Condense角度觀之可抑制IC部分的阻抗，同時能立即對應過渡電流的變化乃是設計上非常重要的關鍵。 【TOP】【關閉視窗】【回上一頁】【回首頁】

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