第4章习题答案
更新时间:2024-04-27 19:13:01 阅读量: 综合文库 文档下载
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思考题:
题4.1.1 按触发方式触发器可分为 、 和 三类。 答:电平触发、主从触发、边沿触发。
题4.1.2 由与非门构成的RS锁存器输入信号不允许同时为 。 答:0
题4.1.3 触发器有 个稳定状态,它可记录 位二进制码,存储8位二进制信息需要 个触发器。 答:2、1、8。
题4.1.4 如果由或非门构成的RS锁存器输入信号同时为1,此时输出的原端Q和非端Q为 。然后改变两输入信号为0,输出原端Q和非端Q为 。
答:0、不定(0,1或1,0)
题4.2.1 在图4.2.1(b)中将C1改为C2,当C2有效时,1S、1R和C2 。 答:无关。
题4.2.2 同步RS触发器和RS锁存器主要区别是 。 答:触发信号。
题4.2.3 保证同步D触发器的输出稳定,要求输入有效信号的高电平至少需要 。 答: 4tpd。
题4.2.4 同步触发器的缺点是 。
(A)抗干扰能力差 (B)空翻现象 (C)多次翻转 (D)约束条件 答:A、B、C、D。
题4.2.5 同步D触发器和同步RS触发器相同之处是 ,不同之处是 。 (A)空翻现象,约束条件 (B)同步信号,空翻现象
(C)约束条件,空翻现象 (D)时钟,同步信号 答: A
题4.3.1 具有约束条件的触发器有 。
(A)主从RS触发器 (B)由主从RS触发器组成D触发器 (C)主从JK触发器 (D)由主从JK触发器组成D触发器 答:A
题4.3.2 具有一次翻转特性的触发器有 。
(A)主从RS触发器 (B)由主从RS触发器组成D触发器 (C)主从JK触发器 (D)由主从JK触发器组成D触发器 答:C、D
题4.3.3 主从RS触发器不能完全克服多次翻转的原因是 。
(A)主从RS触发器的主触发器工作原理和同步RS触发器相同 (B)主从RS触发器的从触发器工作原理和同步RS触发器相同 (C)输入信号R不稳定
1
(D)异步复位或置位不考虑时钟的到来就将输出清零或置1 答:A
题4.3.4 主从触发器的时钟在高电平时,将输入信号传递到 。在低电平时,将信号传递到 。
(A) 从触发器输出 (B)主触发器输出 (C)JK触发器输出 (D)D触发器输出 答:B、A
题4.3.5 主从JK触发器在时钟CP高电平时,输入信号J、K应保持 。在CP变为低电平时,至少保持 可将主触发器来的信号传递到输出。
(A)1tpd (B)2tpd (C)3tpd (D)4tpd 答:C、D
题4.3.6 T触发器的激励信号T= 。
(A)Qn?Qn?1 (B)Qn?Qn?1 (C)T?Qn?1 (D)Qn?T 答:A
题4.3.7 主从触发器输入信号需要时钟CP 时传到输出,改变输出状态。
(A)1个周期的低电平(B)1个周期的高电平(C)高电平时(D)低电平时 答:A、B
题4.4.1 抗干扰能力最弱的触发器是 。
(A)主从RS触发器 (B)维持阻塞RS触发器
(C)主从JK触发器 (D)由主从JK触发器组成D触发器 答:A
题4.4.2 没有空翻现象的触发器有 。
(A)主从RS触发器 (B)维持阻塞RS触发器 (C)维持阻塞D触发器 (D)传输延迟JK边沿触发器 答:B、C、D
题4.4.3维持阻塞RS触发器利用 , 在时钟CP的边沿传递数据, 传输延迟D触发器利用 , 在时钟CP的边沿传递数据,。
(A)门的延时 (B)维持阻塞线 (C)脉冲的低电平 (D)高电平或低电平 答:B、A
题4.4.4 分析传输延迟JK触发器之后, 发现CP在高电平时, 输出状态 。CP在低电平时,输出状态 。
(A) 不变 (B)为0 (C)为1 (D)改变 答:A、A
题4.4.5在时钟CP有效的情况下, 触发器输出的新状态等于输入信号的是 触发器。
(A)D (B)JK (C)RS (D)T 答:D
题4.4.6 D触发器的输入信号D在CP的上升沿到来前需要维持 ,CP的上升沿到来后,时钟CP应保持 。
(A)1tpd (B)2tpd (C)3tpd (D)4tpd 答:B、C
2
题4.5.1指出下列哪种电路结构的触发器可以构成移位寄存器,哪些不能构成移位寄存器。如果能够,请在( )内画√,否则画×。
(A)RS锁存器( ) (B)同步RS触发器( ) (C)主从JK触发器( ) (D)维持阻塞触发器( ) (E)用CMOS传输门组成的边沿触发器( ) 答:×、√、√、√、√
题4.5.2 对于D触发器,如果令D?Q,则D触发器可以完成 触发器的逻辑功能。 答:计数
题4.5.3有4个JK触发器的J和K全接高电平,第1个JK触发器的时钟接外加时钟信号,第1个JK的输出Q作为第2个JK触发器的时钟,第2个JK的输出Q端作为第3个JK触发器的时钟,第3个的输出Q端作为第4个JK触发器的时钟,且每个JK触发器时钟为低电平有效,问电路完成什么功能? 。若每个JK触发器时钟为高电平有效,问电路又完成什么功能? 。 答:加1十六进制计数、减1十六进制计数
题4.5.4 JK触发器在CP脉冲作用下,能完成Qn+1= Qn的输入信号应为 。 (A) J=K=0 (B) J=Q ,K=Q (C) J=Q,K=Q (D) J=Q,K=0 (E) J=0,K=Q 答:A、B、D、E
题4.5.5若D触发器的D端连在Q端上,经100个脉冲作用后,其次态为0,则现态应为 。 答:0
题4.5.6主从RS触发器通过逻辑功能转换为D触发器,D触发器输出状态改变需要时钟的触发方式为 。
(A)上升边沿 (B) 高电平 (C) 低电平 (D) 一个脉冲 (E) 下降边沿 答:D
习题与自检题
习题4.1在题图4.1(a)所示电路中,设现态Q1Q2Q3=000,分析经5个脉冲作用后,各触发器的输出状态Q1Q2Q3是什么,经过几个脉冲又回到了初始状态。 Q1 Q2Q3
1D Q 1D Q 1D Q
C1 C1 C1 CP
Q
(a)
题图4.1 习题4.1图
3
解:经过第1个脉冲的上升沿后,输出状态为100。 经过第2个脉冲的上升沿后,输出状态为110。
经过第3个脉冲的上升沿后,输出状态为111。 经过第4个脉冲的上升沿后,输出状态为011。 经过第5个脉冲的上升沿后,输出状态为001。 6个
习题4.2在由边沿JK触发器组成的两个电路,如题图4.2(a)、(b)所示。试分析两个电路在逻辑功能上的相同之处。 Q1 1J Q 1J Q 1J Q 1J Q C1 C1 C1 CP C1 CP Q2 Q2 Q 1 1K 1K 1K 1K
1 (b) (a)
题图4.2 习题4.2图
解:相同:两者都是同步三进制计数器,状态循环为00→01→10→00。计数状态转换图如题图4.2答所示。
不同:图4.2(a)能自启动,图4.2(b)不能自启动。当电路处于11状态时,图4.2(b)电路始终保持此状态,不能进入三进制计数的循环状态。而图4.2(a)电路处于11状态时,只要来一个CP脉冲后,会翻转为00状态,并能继续正常计数。
10 01 00 11
题图4.2答
习题4.3题图4.3(a)所示线路均为TTL电路,试根据题图4.3(c)所给出的输入波形A、B、C, 画出F1的波形。
F1 F2 A & & B
Q C C C C1 R R 1J S R 1K & & F1
=1 1
C 1 B F2
A A C B (c) (b) (a)
题图4.3 习题4.3图
4
解:此题为触发器问题,只要写出触发方程即可画出波形, F1,F2波形图题图4.3答所示。
A
B
C
F1
F2
题图4.3答 输入/输出波形
习题4.4 分析题图4.4(a)电路,试叙述工作原理,并说明电路功能。 G4 & S
G2 & & Q
G5
& G6 & CP Q G1 & R G3
(a)
题图4.4 习题4.4图
解:电路结构类似边沿D触发器, 是边沿RS触发器。工作原理也类似边沿D触发器。 习题4.5 试根据题图4.5(a)所示状态转换图写出特征方程和状态转换表。
题表4.5 XY=1 X Y Qn+1 0 0 Qn 0 1 1 XY=0 XY?0 0 1 0 0 1 1 1 Φ XY?1
(a)
(b)
题图4.5 习题4.5状态转换图和状态转换表
解:1. 根据题图4.5(a)状态转换图写出状态转换表,如题表4.5答所示。
5
题表答4.5 X Y Qn Qn+1
0 0 0 0 0 1 0 0
1 0 0 0 1 1 0 1 0 0 1 1 0 1 1 1 1 0 1 0
1 1 1 1
2. 求特征方程先以X、Y、Qn为输入信号,Qn+1为输出信号,列出卡诺图,求出最简表达式。
特征方程为:Qn?1?XQn?XY
习题4.6题图4.6 (a)所示电路中,CP脉冲的频率均为8KHz,分析输出端Q1的频率为多少?具有什么逻辑功能?
是二分频器,所以输出是4 KHz。
习题4.7 题图4.7 (a)是由一个主从JK触发器及三个非门构成的“冲息电路”,图4.7图(b)是时钟CP的波形,假定触发器及各个门的平均延迟时间都是6ns,试绘出输出UO的波形。
题图4.7 习题4.7图
Q1
50ns 6ns Q 18ns 1 CP 1 S 1J C1 1K R Q 1 Q 1 1 UO
CP
8kH 1 1 1 1 S 1J C1 1K R (a)
(b)
Q 1D 5kH C1 Q 题图4.6 习题4.6图
解:题图4.6 (a)所示电路中参数代入JK触发器特征方程,符合1位二进制计数器,又
50ns
S
(a) (b)
解:由题图4.7(a)所示电路知,
SD=1=J=K=1,触发器初始状态
Q=0,
,则UO=1。
UO=1时, Q在时钟CP为下降沿 延时6ns后, 翻转为高电平, 再经过 18ns, UO=0。
假设异步复位延时忽略,在增加 18 ns,UO=1。
UO 题图4.7答 习题4.7输入/输出波形图
6
由此得Q与UO的波形如题图4.7答所示。
习题4.8 题图4.9(a)所示电路由D触发器和全加器组成,其中C、S分别是全加器的进位输出端以及和输出端,电路有两个输入端X和Y,一个输出端S。
1.试求该电路的状态转换表。
2.画出在如题图4.9(b)所示输入信号的作用下,Q和S的波形,设初态为0。
Σ S X CP
Y C Q CI CO 1D
CP X C1
Y
(a) (b) 题图4.9 习题4.8图
解:1. 根据加法器得出输出S、C与输入X、Y和Qn的真值表。时钟CP的上升沿到来以后,将D触发器的输入信号C传递到输出Qn+1,状态转换表如题表4.8答所示
CP
题表4.8答 X Y Qn S C Qn+1 0 0 0 0 0 0
X 0 0 1 1 0 0 0 1 0 1 0 0 0 1 1 0 1 1
Y 1 0 0 1 0 0 1 0 1 0 1 1 1 1 0 0 1 1 Qn+1
1 1 1 1 1 1 S
C
题图4.9答 习题4.8波形图答案
2. 先根据真值表作出C的波形图,再根据时钟的上升沿将信号C移到时钟的上升沿。 波形图如题图4.9答所示。
习题4.9 请分析给出的VHDL描述的电路功能。
ENTITY reg IS
PORT(d,clk:IN BIT; q1,q2:OUT BIT); END reg;
ARCHITECTURE reg_arc OF reg IS BEGIN
PROCESS BEGIN
WAIT UNTIL clk= ?0? AND clk?EVENT; q1 <= d;
q2 <= NOT(d); END PROCESS;
7
END reg_arc;
解:从程序中可以看出激活进程方式是WAIT UNTIL。进程语句中clk为低电平,而且是刚刚发生时,即下降沿时激活进程。信号d传到q1。信号d取非之后传到q2。
每当进程的某个敏感信号发生变化时,进程内部的顺序行为语句就要依次地执行一次,当进程的最后一句执行完后,进程就被挂起,当进程再次被激活时,再从第一句依次执行。
综上所示,可知VHDL描述的是下降边沿D触发器。
习题4.10 题图4.10(a)所示电路是负边沿JK触发器组成的电路,它是一个单脉冲发生器。题图4.10(b)所示是输入波形图,试画出输出Q1、Q2波形。
解:数字设备中常需要一种被称为单脉冲发生器的装置。在这种电路中,用一个按钮来控制脉冲的产生。每按一次按钮(不论时间长短),就输出一个脉宽一定的脉冲。
Q2 Q2 Q C1 1J S R 1K CP
1 1 1 Q1 J1(R) Q C1 1J S R 1K (b)
1 1 S CP (a) 图4.10 习题4.10图 按钮未按下时,J1=0,K1=1,Q1=0, RD2=0,Q2=0。
按下按钮时,J1=K1=1,Q1在CP脉冲的下降沿翻转,使Q1=1。下一个CP下降沿继续翻转,使Q1=0,从而得到一个脉宽为CP周期的脉冲。同时Q1产生脉冲的下降沿使Q2翻转(J2=K2=1),Q2=1,RD1=Q2=0,Q1异步清零不再翻转。因此得到的脉冲是一个单脉冲。Q1、Q2波形题图4.10答所示。
题图4.10答 习题4.10波形答案
CP J1(R) Q1 Q2
8
作业:
基本水平:习题4.1,习题4.3,习题4.5,习题4.8,习题4.10。
思考4.1.3,4.1.4,4.2.2,4.2.4,4.2.5,4.3.3,4.3.6,4.4.2,4.4.3,4.4.5,4.4.6,4.5.1,4.5.3、4.5.5、4.5.6。
中等水平:除上述习题和思考题外,包括其他习题和思考题。 熟练水平:再选择部分自检题。 高级水平:撰写研究论文。
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