第四次通信原理实验 (DOC) - 图文

实验10 卷积编译码及纠错能力验证实验

一、实验目的

1．学习差错控制编译码的基本概念；

2．掌握差错控制编码中最流行的卷积码的编译码方法。

二、实验仪器

1．汉明、交织、循环编码模块，位号：D 2．汉明、交织、循环传输模块，位号：E 3．汉明、交织、循环译码模块，位号：F 4．时钟与基带数据产生器模块，位号G 5．20M双踪示波器1台 6．信号连接线3根

三、实验原理

（一）卷积码的编码原理 1. 差错控制编码的基本概念

信道就是信息传输信道，在实际信道上传输数字信号时，由于信道传输特性不理想及噪声的影响，所收到的数字信号不可避免的会发生错误。为了在已知信噪比的情况下达到一定的误比特率指标，首先应合理设计基带信号，选择调制解调方式，采用频域均衡和时域均衡使误比特率尽可能地降低。但若误比特率仍不能满足要求，则必须采用信道编码，即差错控制编码，将误比特率进一步降低，以满足指标要求。

差错控制编码的基本做法是：在发送端，被传输的信息序列上被附加了一些监督码元，这些多余的码元与信息码元之间以某种确定的规则相互关联。接收端按照既定的规则检验信息码元与监督码元之间的关系，一旦传输过程中发生差错，则信息码元与监督码元之间的关系将受到破坏，从而可以发现错误，纠正错误。

在上述差错控制系统中使用的信道编码有多种类型，在信道编码技术的实际应用中，二进制卷积码最值得注意，在同样的传输速度和设备复杂性条件下，卷积码的性能较优。 2. 卷积码的编码

卷积码编码器的一般形式如图10-1所示，包括一个由N段组成的输入移位寄存器，每段有K级，共N×k位寄存器；一组n个模2和相加器；一个n级输出移位寄存器。对应于每段K个比特的输入序列，输出n个比特。

12～N-1N123...k123...k123...k输出序列X1

23......n-1n

图10-1 卷积码编码器的一般情况

由上图所示，n个输出比特不但与当前的K个输入比特有关，而且与以前（N-1）×k个输入信息比特有关。整个编码过程看成是输入信息序列与由移位寄存器和模2和连接方式所决定的另一个序列的卷积，卷积码即由此得名。通常把N称为约束长度（约束长度的定义并无统一标准，有的书和文献中把N×n或（N-1）称为约束长度）。常把卷积码记作（n，K，N）。它的编码效率为K/n。图10-2所示的为（2，1，6）卷积码编码器（图中T为移位寄存器），即k=1(一个输入端)、n=2（两个输出端）、N=6(5 级移位寄存器)。

输入TTTTTC1C2输出序列C图10-2 （2，1，6）卷积码编码器

若输入信息序列为：U=（u0 u1 u2 …），则对应输出为两个码字序列： C1=(c0（1）c1（1）c2（1）…) C2=(c0（2）c1（2）c2（2）…)

其相应编码方程可写为：C1 = U * G（1） C2 = U * G（2），式中“*”表示卷积运算，G（1）和G（2）表示编码器的两个冲激响应。编码输出可由输入信息序列U 和编码器的两个脉冲冲激响应的卷积得到，故称卷积码。

指定n个连接矢量集，每个矢量(N维)对应一个模2加法器，表示加法器和寄存器之间的 连接关系。如前面的(2,1,6)卷积码编码器，其连接矢量为：G（1）=(100000) G（2）=(100111)。

用n个生成多项式来描述寄存器和加法器的连接方式，例如在(2,1,6)编码器中，

G1（X）=1 G2(X)=1+x3+X4+X5

注：多项式的最低阶项对应于寄存器的输入级。 输出序列可通过U(x)=m(x)g1(x)与m(x)g2(x)交织求得。

若输入的信息矢量m=1111.表示成多项式形式为m(x)=1+x1+x2+x3,则m(x)g1(x)=( 1+x1+x2+x3)(1)=1+x1+x2+x3

m(x)g2(x)=( 1+x1+x2+x3)( 1+x3+x4+x5)= 1+x1+x2+x3+X5+X6+X8 m(x)g1(x)=1+ x1+ X2+X3+0X4+0X5+0X6+0X7+0X8 m(x)g2(x)=1+ X1+ X2+0X3+0X4+ X5+ X6+0X7+ X8 U(x)=(1,1)+(1,1)x1+(1,1)x2+(1,0)x3+(0,0)x4+(0,1)x5+(0,1)x6

+(0,0)x7+(0,1)x8

U(x)= 1 1 1 1 1 1 1 0 0 0 0 1 0 1 0 0 0 1 实验利用CPLD 实现的（2，1，6）卷积码编码，编码时钟速率为输入基带信号速率的2倍，从上面多项式运算可看出若输入4位基带数据，则完整的编码应为18位，为了便于观察我们在输入的4位基带信号后补充5个零，这样共计9位基带数据，由于编码时钟为基带信号速率的2倍，则可以看到前4位完整的卷积编码。如：地址开关输入4个1111，则实际基带数据为111100000，编码结果为：1 1 1 1 1 1 1 0 0 0 0 1 0 1 0 0 0 1。

I输入R(D)P修正伴随式TTTTT输出S7S6S5S4S3S2S1大数逻辑判决图10-3 （2，1，6）卷积码译码器

3、卷积码译码器

卷积码的解码可分为代数解码和概率解码两类。大数逻辑解码器是代数解码最主要的解码方法，它即可用于纠正随机错误，又可用于纠正突发错误，但要求卷积码是自正交码或可正交码，对于（2，1，6）由于它是自正交码，可用大数逻辑解码器进行译码其原理图如图10-3所示。

图10-3 中, I 端输入信息码元, P端输入校验码元。解码器把接收到的R ( D) 中的每一段信息元送入编码器中求出本地检验元, 与其后面收到的检验元模2 加。若两者一致,则求出的伴随式分量si 为0 ,否则为1 。把加得的值送入伴随式寄存器中寄存。当接收完7 个码段以后就开始对第0 码段纠错, 若此时大数逻辑门的输出为1 , 则说明第0 码段的信息元有错。这时正好第0 子组的信息元移至解码器的输出端,从而把它们纠正。同时,纠错信号也反馈至伴随式寄存器修正伴随式, 以消去此错误对伴随式的影响。如果大数判决门没有输出,则说明第0 子组的信息元没有错误,这时从编码器中直接把信息元输出。 4、卷积编码加错模块

卷积编码加错原理：卷积编码加错是利用CPLD实现的，通过 “信道误码设置”地址

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