数字集成电路考题(2012)

集成电路考题

一、填空题

1、世界上第一个自动计算器是1832年。

2、Jack Kilby提出IC设想--集成电路，由此获得诺贝尔奖，标志着数字时代的来临。

3、集成电路的发展按摩尔定律发展变化。

4、数字电路噪声进入的途径有电感耦合、电容耦合、电源和地的干扰。 5、N型半导体的多子是自由电子，少子是空穴。 6、P型半导体的多子是空穴，少子是自由电子。

VD/?TI?I(e?1)IVDS7、二极管电流D与电压D的关系表达式为。

8、二极管的反向击穿类型有齐纳击穿和雪崩击穿。

9、互连线电容模型可用平行板电容模型等效，导线总电容的公式为

Cint??ditdiWL。

10、互连线电容模型可用微带线模型等效，由平面电容和边缘电容构成。 11、导体为均匀的绝缘介质包围，可知一条导线的电容C与电感L的关系为

CL??u。

12、CMOS反相器噪声容限的定义有NML低电平噪声容限和NMH高电平噪声容限。

13、CMOS反相器电路总功耗分为三部分，分别为耗、

PdpPdyn由充放电电容引起的动态功

直流通路电容引起的功耗、

Pstat静态功耗。

14、静态CMOS门由上拉网络PUN和下拉网络PDN构成。

15、CMOS互补逻辑实现一个N输入逻辑门所需MOS管的个数为2N个。 16、伪NMOS逻辑实现一个N输入逻辑门所需MOS管的个数为N+1个。 17、动态逻辑实现一个N输入逻辑门所需MOS管的个数为N+2个。 18、动态逻辑电路工作过程分为预充电和求值两个阶段。

19、时序电路中与寄存器有关的参数分别为建立时间、维持时间、传播时间。 20、对于时钟偏差不敏感的触发器为Clocked CMOS(或为时钟控制CMOS)。 21、CCMOS实现一个N输入逻辑门所需MOS管的个数为N+2个。 22、施密特触发器两个开关阈值分别为：VM?和VM?。

23、半定制的电路设计方法分别是以单元为基础的设计方法和以阵列为基础的设计方法。

2二、简答题

1、画出双阱CMOS电路工艺顺序简化图。（P31）

2、二极管的电流受工作温度的双重影响。（P60）

（1）出现在电流方程的ΦT与温度呈线性关系，ΦT的增加会使电流下降。 （2）饱和电流IS也与温度有关，热平衡时载流子浓度会随温度增加。理论上，每上升5°C饱和电流增加一倍，实测是反向电流每8°C增加一倍。

3、如果考虑导线的寄生电容和电感，写出简化规则和步骤（P99）

（1）如果电阻很大----例如界面很小的长铝导线情形或者外加信号的上升和下降沿很慢，电感可以忽略

（2）当导线很短，截面积很大或者互连材料电阻率很低时，可以用只含电容的模型。

（3）若导线间距很大，或者导线只在一段很短的距离上靠近一起的时候，导线相互间电容可以忽略，并且所有的寄生电容都可以模拟成接地电容。

4、简述理想导线和集总模型。（P109）

（1）理想导线：一般电路上，导线是没有任何附加参数和寄生参数的简单连线。这样的导线对电路的特性没有任何影响。

（2）集总模型：导线的电路寄生参数一般是沿着它的长度分布的，不能集中在一点。当然，当只有一个寄生元件支配时，把其它寄生参数影响小的元件的各个不同部分集总成单个电路元件，这就是集总模型。

5、简述集总RC模型（P110）

把每段导线的总导线电阻集总成一个电阻R，把电容集总成一个电容C，这个简单模型就是集总RC模型。

6、简述静态CMOS反相器的特性。（130）

（1）输出高低电平分别为VDD和GND；

（2）逻辑电平与器件的相对尺寸无关，所以晶体管可以采用最小尺寸。 （3）稳态时在输出和VDD和GND总存在一条具有有线电阻的通路。 （4）CMOS反相器输入阻抗高，MOS管栅极实际上是一个绝缘体。 （5）稳态工作下，电源和地线之间没有通路。

7、简述CMOS反相器噪声容限的定义。（P136）

所谓噪声容限， 是指电路在噪声干扰下， 逻辑关系发生偏离(误动作)的最大允许值。若输入信号中混入了干扰， 当干扰大过反相器输入电压阈值时， 则使原本应该是高电平的输出信号翻转为低电平， 或使原本应该是低电平的输出信号翻转为高电平。

8、密勒效应的定义。（P141）

一个在其两端大小相同相位相反的电压摆幅的电容可以用一个两倍于该电容值的接地电容代替。

9、互补CMOS是一种实现逻辑门的有效电路，但复杂的逻辑电路存在两个问题，原因有两点。（P180）

问题：（1）实现N输入逻辑门，需要2N个MOS管，加大实现面积。 （2）互补CMOS门传播延时随扇入数迅速增加。 原因：（1）MOS管数目多(2N)，增加了门的总电容；

（2）门的PUN或PDN中，MOS串联会使门的速度进一步减慢。

10、降低大扇入延时的方法。（P181-182）

（1）调整MOS管尺寸：加大MOS管尺寸，能降低 串联期间的电阻，减小时间常数。

（2）逐级增大MOS管尺寸：即MOS管尺寸,M1>M2>M3>M4，可以使R1

（3）重新安排输入：找到关键信号，决定关键路径 （4）重组逻辑结构

11、简述传输管逻辑的特性。（P196）

基本概念

通过允许原始输入驱动栅端和漏-源端来减少实现逻辑功能所需MOS管数目的方法，称为传输管逻辑。 功能分析

若B输入高，M1导通，A直接到输出F，若B为低M2导通，并使0直接输

出到F。这一方法可以减少四个MOS管，降低电容。

12、简述动态逻辑门的特性（P208-209）

（1）逻辑门由NMOS下拉网络实现，PDN的构成过程与静态CMOS完全一样。 （2）MOS管数目比静态减少，数目为N+2，非2N。 （3）是无比逻辑门。

（4）动态逻辑门只有动态功耗，理想情况VDD和GND之间从不存在任何静态电流路径。

（5）动态逻辑门具有较快的开关速度。

13、简述时序逻辑电路中与寄存器有关的参数。（P237）

（1）建立时间tsu：在时钟翻转(正沿触发为0-1翻转)之前数据输入(D)必须有效的时间。

（2）维持时间thold：在时钟边沿之后输入数据必须仍然有效的时间。

（3）传播延时tc-q：相对于时钟最坏情况的延时。指的是输入数据(D)送到输出端Q的时间。

14、简述施密特触发器的特性。（P208-209）

（1）对于一个输入变化很慢的信号，输出端可以有一个快速翻转的响应。(可用于脉冲整形)

（2）有两个不同方向的开关阈值VM+、VM-。

15、简述数字处理器的构成（四个模块）（P277）

（1）数据通路：处理器核心部分，完成所有处理运算工作的场所。

（2）控制模块：协调各个部分正常工作的关键部分，让处理器等在指定时间完成相应的工作，可以看成一个有限状态机(FSM)。

（3）存储模块：整个处理器中用来存储数据的区域，可以有只读、读写等多个种类。

（4）输入输出(互连)：处理器与外界连接的主要媒介，可以用来连接外接信号，也可以连接多个处理器。

16、简述半定制的设计流程。（289） （1）设计获取，使设计进入到ASIC设计系统中。

（2）逻辑综合，把HDL语言描述模块转换成网表(netlist)。 （3）版图前模拟和验证，检查设计是否正确。 （4）版图规划，对芯片面积总体规划。 （5）布局，确定各单元精确位置。

（6）布线，完成各单元和功能块之间连线。 （7）提取模型参数，完成芯片模型的创建。

（8）版图后模拟和验证，检验性能，发现不足改进和优化。 （9）记带。

17、简述克服串扰的方法。（P327）

（1）尽量避免浮空节点。

（2）敏感节点应当很好地与全摆幅信号隔离。

（3）在满足时序约束的范围内尽可能加大上升（下降）时间。 （4）在敏感的低摆幅布线网络中采用差分信号传输方法。 （5）不要使两条信号线之间的电容太大。

（6）必要时可在两个信号之间增加一条屏蔽线--GND或VDD。

（7）不同层上信号之间的线间电容可以通过增加额外的布线层来进一步减少。

三、计算题

1、设计计算题（P64 例3.5 公式3.19）

例3.5：PMOS晶体管的阈值电压

一个PMOS晶体管的阈值电压VT0为-0.4V，而体效应系数等于-0.4。试计算VSB=-2.5V，2ΦF=0.6V时的阈值电压。

解：由阈值公式

VT?VT0??(|(?2)?F?VSB|?|2?F|)

0.50.5得 VT(?2.5V)??0.4?0.4?((2.5?0.6)?0.6) ??0.79V

可以看到，-0.4V是零偏置条件下阈值的2倍。

2、（P104）例4.1 金属导线电容

总电容=平面电容+边缘电容 平面电容计算公式：c pp?导线面积*场氧电容计算公式：cfringe?2*导线面积*场氧

c平面电容： pp?(0.1?10?m)?30aF/?m?3pF

边缘电容： ?2?(0.1?106?m)?40aF/?m?8pFcfringe

C 总电容：wire?Cpp?Cfirnge?3pF?8pF?11pF拓展：假设两条导线，第二条在第一条旁边，间距只相隔最小允许距离10cm，与第一条耦合电容为

cinter?(0.1?106?m)?95aF/?m?9.5pF

几乎与总的对地电容一样大。

622

3、RC的树形网络。（P111）

写出网络的性质，路径电阻的计算，共享电阻的计算

性质：（1）电路仅有一个输入节点。

（2）所有电容都在每个节点和地之间。 （3）电路没有任何电阻回路。

路径电阻：源节点S和电路内任何节点i之间存在一条惟一电阻路径，用Rii表示。

R44?R1?R3?R4上图，源节点s和节点4之间的路径电阻为R44：

共享电阻：Rik代表的路径电阻为源节点s至节点k和节点i这两条路径的电阻

上图所示电路 Ri4?R1?R3 Ri2?R14、（P136）例5.2 CMOS反相器的电压传输特性和噪声容限

设计一个通用0.25umCMOS工艺反相器，PMOS对NMOS的比为3.4，其中NMOS

的最小尺寸(W=0.375um，L=0.25um，W/L=1.5)，计算VM=1.25处的增益。 解：首先应用公式 W'ID(VM)??knVDSATn(VM?VTn?VDSATn/2)?(1??nVM) L求得 ?6I(V)?1.5?115?10?0.63?DM

(1.25?0.43?0.63/2)?(1?0.06?1.25) ?6?59?10A

再应用

g??1WID(VM)LknVDSATn?((W/L)p(W/L)n?n??p)kpVDSATp11.5?115?10?6?0.63?1.5?3.4?30?10?6?1.0??59?10?60.06?0.1??27.5由此得到如下

VM1.25?1.25??1.3V g?27.5V?V2.5?1.25VIL?VM?DDM?1.25??1.2V g?27.5VIH?VM?NMH?VDD?VIH?2.5?1.3?1.2V NML?VIL?1.2V5、（P146）例5.5 一个0.25um CMOS反相器延时

利用前面推导公式，计算tpHL和tpLH

根据表3.3，VDD=2.5V时，可得Reqn=13K，Reqp=31K，CL(H→L)=6.1， CL(L→H)=6.0，

NMOS的W/L=1.5，PMOS的W/L=4.5，代入两个公式可得： tpHL?ln(2)ReqnCL?0.69ReqnCL t?ln(2)RC?0.69RC Req?0.69()CL (W/L)n 13K?0.69?()?6.1fF?36ps 1.5tpHL?tpLH36?29 tp???32.5ps 22

pLHeqpLeqpL?0.69Req(W/L)pCL?0.69?(31K)?6.0fF?29ps4.56、（P174）对PDN、PUN以及综合的们进行详细的分析。

例6.2 CMOS复合门的综合

利用互补CMOS逻辑合成功能为的逻辑门电路。 （1）实现PDN：根据NMOS“串与并或”，PMOS“串或并与”，将PDN网络拆成子电路较小的网络(称为PDN的子集)。首先，括号内B+C的PDN表示为两个NMOS管并联，其次A(B+C)的PDN可以用一个NMOS管和(B+C)的PDN串联构成，最后，D+A(B+C)的PDN可以由一个NMOS管和A(B+C)的PDN构成。如图a所示:

(a)PDN (b)PUN

由于PUN为PDN的对偶网络括号内B+C的PUN表示为两个PMOS管串联，其次A(B+C)的PUN可以用一个PMOS管和(B+C)的PUN并联构成，最后D+A(B+C)的

PUN可以由一个PMOS管和A(B+C)的PUN串联构成。如图b所示: 综合一起，可以得到 F ? D ? A ( B ? ) 的逻辑电路如右图: C

7、（P178）画出两输入NAND门的等效RC模型

8、（P186）例6.6 确定组合逻辑延时最小的尺寸。 如图6.19所示，它代表一个复杂逻辑电路的关键路径，

输出负载是一个电容，为第一级输入电容的5倍，所以路径 等效扇出F=CL/Cg1=5

G路径逻辑努力G为：

5525??gi?g1?g2?g3?g4?1???1?339i?14路径没有分支，路径分支努力B=1，总路径努力H=GFB=125/9。最优的每个门努力为

由门努力h=fg，可得每个门的扇出系数为

h11.93h21.93 f1???1.93f2???1.161 g1g25/3 h1.933h41.93f3 ???1.16f4???1.93g5/33 g41这样的设计是使两个反相器比两个复杂逻辑门分配了较大的值，使他们能够更好的驱动负载。

g1N?1由尺寸公式 a?fi?gii?1

ga? 1g 2 gc? 1g 4f1?1?1.93?1.165/3b?g11f1f2??1.93?1.16?1.34g35/3f1f2f3?1?1.93?1.16?1.16?2.605/39、（P195）DCVSL逻辑门的详细工作过程分析。

利用差分逻辑和正反馈概念，设计一个完全消除静态功耗的有比逻辑电路，称为差分串联电压开关逻辑—DCVSL。

两个PMOS管M1、M2和两组PDN网络PDN1、PDN2构成差分形式，PDN1导通，PDN2截止。

对于一组输入，OUT和OUT最初分别为高和低PDN1通，PDN2止。PDN1

通，OUT下拉，M1和PDN1之间虽然仍有竞争，但M2和PDN2均关断，OUT 处于高阻状态。如果PDN1足够强，可使OUT低于VDD-|VTp|，此时M2通，OUT充电至VDD，M1关断，又使OUT放电至GND。

10、（P208）应用动态逻辑基本原理

动态逻辑基本原理

右图6.52a是n型动态逻辑门基本结 构PDN网络与互补CMOS的PDN一样。电路 工作分为预充电和求值两个阶段。 （1）预充电

当CLK=0，输出端out被PMOS管Mp预充 电到VDD，此期间，求值管NMOS Me关断，下拉 路径不工作。 （2）求值

当CLK=1时预充电管Mp关断，求值管Me 导通输出根据输入值和下拉拓扑结构有条件地 放电。如果输入使PDN导通，在out和GND之间 存在低阻通路，out放电至GND。若PDN关断， 预充电值维持存放于CL上。

在求值阶段，输出节点和电源线之间唯一可能的路径是连接到GND。实际电路例如图6.52b所示，预充电(CLK=0)阶段，求值器件关断无论输入为何值，输出都会充电

至VDD，在求值期间(CLK=1)，若AB+C为真，则在out和GND之间建立起一条导电通路。可实现以下功能： Out?CLK?(A?B?C)?CLK11、（P243）分析电路的形式以及电路的工作原理。

（1）该电路是利用多路开关构成的主从型正沿触发寄存器。 （2）工作原理：

CLK=0，传输门T1通，T2断，输入D被采样(传输)到QM点(主级输出)，T3断，T4通， CLK↑到来，主级T1断、T2通，交叉耦合门I3、I2使采样停止，进入锁存状态，维持采样得到的QMT3通，T4断，从级输入QM被复制(输出)到Q端。交叉耦合的I5、I6维持从级锁存状态，维持从级输出Q。

12、（P251）画出动态传输门边沿触发寄存器的电路图，分析工作原理

原理分析：

CLK=0时，输入数据存储在A点，A点有一个对地电容C1，C1的组成I1的栅电容、T1的结电容和T1的栅重叠电容构成。CLK=0期间，从级处于维持模式，B点处于高阻抗状态；CLK上升沿，T2导通，于是A点采样的值传送到输出端Q。CLK=1期间，T1关断，A点稳定，B点为A点的反，Q点即为A点的值。这一正沿触发寄存器非常有效，用了8个MOS管，如果采样开关用纯NMOS传输管实现，可以用6个MOS管实现。

213、（P252、253）设计CMOS电路，分析工作原理

工作原理： （1） 第一个三态驱动器 CLK?0(CLK?1)导通，主级反相采集输入信号D，X点得到输入信号D 的反相信号 D。从级M7、M8关断切断输入与输出 的联系，从级处于高阻模式即维持模式，输出Q维持 原来存储在CL1上X点的数据。

（2）CLK=1时正好相反，主级M3、M4关断，主级 处于高阻(维持)模式，而从级M7、M8导通，处于 求值模式，存在CL1上(X点)的数据反相后传到Q端 （3）整个电路是一个正沿触发的主从寄存器，类似 于前面传输门型寄存器，但也存在差别：

只要时钟边沿的上升和下降时间足够小，具有

CLK和CLK时钟控制的C2MOS寄存器对时钟重叠 不敏感。

原理分析：

CLK=0时，输入数据存储在A点，A点有一个对地电容C1，C1的组成I1的栅电容、T1的结电容和T1的栅重叠电容构成。CLK=0期间，从级处于维持模式，B点处于高阻抗状态；CLK上升沿，T2导通，于是A点采样的值传送到输出端Q。CLK=1期间，T1关断，A点稳定，B点为A点的反，Q点即为A点的值。这一正沿触发寄存器非常有效，用了8个MOS管，如果采样开关用纯NMOS传输管实现，可以用6个MOS管实现。

213、（P252、253）设计CMOS电路，分析工作原理

工作原理： （1） 第一个三态驱动器 CLK?0(CLK?1)导通，主级反相采集输入信号D，X点得到输入信号D 的反相信号 D。从级M7、M8关断切断输入与输出 的联系，从级处于高阻模式即维持模式，输出Q维持 原来存储在CL1上X点的数据。

（2）CLK=1时正好相反，主级M3、M4关断，主级 处于高阻(维持)模式，而从级M7、M8导通，处于 求值模式，存在CL1上(X点)的数据反相后传到Q端 （3）整个电路是一个正沿触发的主从寄存器，类似 于前面传输门型寄存器，但也存在差别：

只要时钟边沿的上升和下降时间足够小，具有

CLK和CLK时钟控制的C2MOS寄存器对时钟重叠 不敏感。

本文来源：https://www.bwwdw.com/article/ks4h.html