基于VHDL的数字时钟设计 - 图文

目 录

1 概述 ...................................................................... 错误！未定义书签。 1.1数字时钟的工作原理 ..................................................................... 1 1.2设计任务 ......................................................................................... 1 2 系统总体方案设计 ................................................................................ 2 3 VHDL模块电路设计 ............................................................................. 3 3.1模块实现 ......................................................................................... 3

3.1.1分频模块pinlv ............................................................................... 3 3.1.2按键去抖动模块qudou ................................................................... 5 3.1.3按键控制模块self1......................................................................... 6 3.1.4秒、分六十进制模块cantsixty ........................................................ 7 3.1.5时计数模块hourtwenty ................................................................... 9 3.1.6秒、分、时组合后的模块 ............................................................... 9 3.1.7数码管显示模块 ........................................................................... 10

3.2数字时钟的顶层设计原理图 ....................................................... 13 3.3系统仿真与调试 ........................................................................... 14 结束语 ...................................................................................................... 16 参考文献 .................................................................................................. 17 致谢 .......................................................................................................... 18 附录 源程序代码 .................................................................................... 19

邵阳学院课程设计

1 概述

1.1数字时钟的工作原理

数字钟电路的基本结构由两个60进制计数器和一个24进制计数器组成，分别对秒、分、小时进行计时，当计时到23时59分59秒时，再来一个计数脉冲，则计数器清零，重新开始计时。秒计数器的计数时钟CLK为1Hz的标准信号，可以由晶振产生的50MHz信号通过分频得到。当数字钟处于计时状态时，秒计数器的进位输出信号作为分钟计数器的计数信号，分钟计数器的进位输出信号又作为小时计数器的计数信号，每一秒钟发出一个中断给CPU，CPU采用NIOS，它响应中断，并读出小时、分、秒等信息。CPU对读出的数据译码，使之动态显示在数码管上。

1.2 设计任务

设计一个基于VHDL的数字时钟，具体功能要求如下：

1．在七段数码管上具有时--分--秒的依次显示。

2．时、分、秒的个位记满十向高位进一，分、秒的十位记满五向高位进一，小

时按24进制计数，分、秒按60进制计数。

3．整点报时，当计数到整点时扬声器发出响声。

4．时间设置：可以通过按键手动调节秒和分的数值。此功能中可通过按键实现 整体清零和暂停的功能。

5．LED灯循环显示：在时钟正常计数下，LED灯被依次循环点亮。

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2 系统总体方案设计

设计一个基于VHDL的数字时钟，我采用自顶向下分模块的设计。底层为实现个弄能的模块，各模块由vhdl语言编程实现：顶层采用原理图形式调用。其中底层模块包括秒、分、时三个计数器模块、按键去抖动模块、按键控制模块、时钟分频模块、数码管显示模块共7个模块。设计框图如下：

图2.1数字时钟设计框图

由图2.1可以清晰的看到数字钟系统设计中各功能模块间连接关系。系统时钟

50MHZ经过分频后产生1秒的时钟信号，1秒的时钟信号作为秒计数模块的输入信

号，秒计数模块产生的进位信号作为分计数模块的输入信号，分计数模块的进位信号作为时计数模块的输入信号。秒计数模块、分计数模块、时计数模块的计数输出分别送到显示模块。由于设计中要使用按键进行调节时间，而按键的动作过程中存在产生得脉冲的不稳定问题，所以就牵扯到按键去抖动的问题，对此系统中设置了按键去抖动模块，按键去抖动模块产生稳定的脉冲信号送入按键控制模块，按键控制模块根据按键的动作对秒、分、时进行调节。

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3 VHDL模块电路设计

3.1 模块实现

由数字钟的顶层设计原理图可知：系统的外部输入即为系统的时钟信号CLK

=50MHZ,系统的外部输出有蜂鸣器信号buzzer，LED显示信号LED[3..1]和shan

（与按键去抖动模块的o3相连），数码管显示信号xianshi[7..0]，数码管位选信号

xuanze[7..0]。

下面将对内部功能模块进行详细说明，（本设计共包含5个模块）： 3.1.1分频模块pinlv

对系统的时钟50MHZ进行分频，设置不同长度的计数值，当系统时钟clk有变化时计数器开始计数，当计数到某个值时输出一个信号，计数值不同输出信号的周期也就不同，从而实现了对系统时钟进行不同的分频，产生不同频率的信号。

由VHDL语言生成的模块图和程序说明如下：

图3.1分频模块

library ieee;

use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity pinlv is

port( clk:in std_logic;--系统时钟输入端口 clk2ms:out std_logic; clk500ms:out std_logic;

clk1s:out std_logic);--各频率信号的输出端口 end;

architecture beh of pinlv is begin

p1:process(clk); --进程p1

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variable count1:integer range 0 to 49999999; begin

if(clk'event and clk='1')then count1:=count1+1;--在clk 的上升沿计数 if count1<=24999999 then clk1s<='0'; elsif count1<=49999999 then clk1s<='1'; else count1:=0;--产生周期为1s的时钟信号 clk500ms<='0';

elsif count3<=24999999 then clk500ms<='1'; else count3:=0;--产生周期为500ms的时钟信号 end if; end if;

end process p1;--结束进程p1 p2:process(clk);--进程p2

variable count2:integer range 0 to 99999; begin

if(clk'event and clk='1')then count2:=count2+1;--在clk上升沿计数 if count2<=49999 then clk2ms<='0';

elsif count2<=99999 then clk2ms<='1';--产生周期为2ms的扫描信号 end if; end if;

end process p2;--结束进程p2 p3:process(clk); --进程p3

variable count3:integer range 0 to 24999999; begin

if(clk'event and clk='1')then count3:=count3+1; --在clk上升沿计数

if count3<=12499999 then end if; end if; end process p3; end beh;

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本文来源：https://www.bwwdw.com/article/kqgv.html