FPGA配置方式

配置电路

FPGA 配置方式灵活多样，根据芯片是否能够自己主动加载配置数据分为主模式、从模式以及 JTAG 模式。典型的主模式都是加载片外非易失 ( 断电不丢数据 ) 性存储器中的配置比特流，配置所需的时钟信号 ( 称为CCLK) 由 FPGA 内部产生，且 FPGA 控制整个配置过程。从模式需要外部的主智能终端 ( 如处理器、微控制器或者 DSP 等 ) 将数据下载到 FPGA 中，其最大的优点就是 FPGA 的配置数据可以放在系统的任何存储部位，包括：

FLASH、硬盘、网络，甚至在其余处理器的运行代码中。JTAG 模式为调试模式，可将 PC 中的比特文件流下载到 FPGA 中，断电即丢失。此外，目前赛灵思还有基于 Internet 的、成熟的可重构逻辑技术 System ACE 解决方案。 (1) 主模式

在主模式下，FPGA 上电后，自动将配置数据从相应的外存储器读入到 SRAM 中，实现内部结构映射 ；主模式根据比特流的位宽又可以分为 ：串行模式 ( 单比特流 ) 和并行模式 ( 字节宽度比特流 ) 两大类。如 ：主串行模式、主 SPI FLASH 串行模式、内部主 SPI FLASH 串行模式、主 BPI 并行模式以及主并行模式，如图 5-19 所示。 (2) 从模式

在从模式下，FPGA 作为从属器件，由相应的控制电路或微处理器提供配置所需的时序，实现配置数据的 下载。从模式也根据比特流的位宽不同分为串、并模式两类，具体包括 ：从串行模式、JTAG 模式和从并行模 式三大类，其概要说明如图 5-20 所示。 (3)JTAG 模式

在 JTAG 模式中，PC 和 FPGA 通信的时钟为 JTAG 接口的 TCLK，数据直接从 TDI 进入 FPGA，完成相应 功能的配置。

图5-19 常用主模式下载方式示意图

图5-20 常用的从模式下载方式示意图

目前，主流的 FPGA 芯片都支持各类常用的主、从配置模式以及 JTAG，以减少配置电路失配性对整体系 统的影响。在主配置模式中，FPGA 自己产生时钟，并从外部存储器中加载配置数据，其位宽可以为单比特或 者字节；在从模式中，外部的处理器通过同步串行接口，按照比特或字节宽度将配置数据送入 FPGA 芯片。此外， 多片 FPGA 可以通过 JTAG

菊花链的形式共享同一块外部存储器，同样一片 / 多片 FPGA 也可以从多片外部存 储器中读取配置数据以及用户自定义数据。

Xilinx FPGA 的常用配置模式有 5 类：主串模式、从串模式、Select MAP 模式、Desktop 配置和直接 SPI 配置。 在从串配置中，FPGA 接收来自于外部 PROM 或其它器件的配置比特数据，在 FPGA 产生的时钟 CCLK 的作用 下完成配置，多个 FPGA 可以形成菊花链，从同一配置源中获取数据。Select MAP 模式中配置数据是并行的， 是速度最快的配置模式。SPI 配置主要在具有 SPI 接口的 FLASH 电路中使用。下面以 Spartan-3E 系列芯片为例， 给出各种模式的配置电路。 5.5.2 主串模式——最常用的FPGA配置模式

1．配置单片FPGA

在主串模式下，由 FPGA 的 CCLK 管脚给 PROM 提供工作时钟，相应的 PROM 在 CCLK 的上升沿将数据 从 D0 管脚送到 FPGA 的 DIN 管脚。无论 PROM 芯片类型 ( 即使其支持并行配置 )，都只利用其串行配置功能。 Spartan3E 系列 FPGA 的单片主串配置电路如图 5-21 所示。主串模式是赛灵思公司各种配置方式中最简单， 也最常用的方式，基本所有的可编程芯片都支持主串模式。

图5-21 Spartan-3E主串模式配置电路

2．配置电路的关键点

主串配置电路最关键的 3 点就是 JTAG 链的完整性、电源电压的设置以及 CCLK 信号的考虑。只要这 3 步 任何一个环节出现问题，都不能正确配置 PROM 芯片。

(1)JTAG 链的完整性

FPGA 和 PROM 芯片都有自身的 JTAG 接口电路，所谓的 JTAG 链完整性指的是将 JTAG 连接器、FPGA、 PROM 的 TMS、TCK 连在一起，保证从 JTAG 连接器 TDI 到其 TDO 之间，形成 JTAG 连接器的“TDI → (TDI~TDO) → (TDI~TDO) → JTAG 连接器 TDO”的闭合回路，其中 (TDI~TDO) 为 FPGA 或者 PROM 芯片 自身的一对输入、输出管脚。图 5-12 中配置电路的 JTAG 链从连接器的 TDI 到 FPGA 的 TDI，再从 FPGA 的 TDO 到 PROM 的 TDI，最后从 PROM 的 TDO 到连接器的 TDO，形成了完整的 JTAG 链，FPGA 芯片被称为链 首芯片。也可以根据需要调换 FPGA 和 PROM 的位置，使 PROM 成为链首芯片。 (2) 电源适配性

如图 5-22 所示，由于 FPGA 和 PROM 要完成数据通信，二者的接口电平必须一致，即 FPGA 相应分组的管脚电压 Vcco_2 必须和 PROM Vcco 的输入电压大小一致，且理想值为 2.5V，这是由于 FPGA 的 PROG_B 和DONE 管脚由 2.5V 的 Vccaux 供电。此外，由于 JTAG 连接器的电压也由 2.5V 的 Vccaux 提供，因此 PROM的 VCCJ 也必须为 2.5V。因此，如果接口电压和参考电压不同，在配置阶段需要将相应分组的管脚电压和参考 电压设置为一致；在配置完成后，再将其切换到用户所需的工作电压。当然，FPGA 和 PROM 也可以自适应 3.3V 的 I/O 电平以及 JTAG 电平，但需要进行一定的改动，即添加几个外部限流电阻，如图 5-22 所示。在主串模式 下，XCFxxS 系列 PROM 的核电压必须为 3.3V，XCFxxP 系列 PROM 的核电压必须为 1.8V。

图5-22 3.3V的JTAG配置电路示意图

图 5-22 中的 RSER、RPAR 这两个电阻要特别注意。首先，RSER= 68Ω 将流入每个输入的电流限制到 9.5 mA ；其次，N = 3 三个输入的二极管导通， RPAR = VCCAUX min/ NIIN = 2.375V/(3*9.5mA) =83 Ω 或 82 Ω ( 与标准值误差小于 5% 的电阻 ) (3)CCLK 的信号完整性

CCLK 信号是 JTAG 配置数据传输的时钟信号，其信号完整性非常关键。FPGA 配置电路刚开始以最低时 钟工作，如果没有特别指定，将逐渐提高频率。CCLK 信号是由 FPGA 内部产生的，对于不同的芯片和电平， 其最大值如表 F-1 所示。

表5-1 不同PROM芯片的最大配置时钟频率

3．配置多片FPGA

多片 FPGA 的配置电路和单片的类似，但是多片 FPGA 之间有主 (Master)、从 (Slave) 之分，且需要选择不同的配置模式。两片 Spartan 3E 系列 FPGA 的典型配置电路如图 5-23 所示，两片 FPGA 存在主、从地位之分。

本文来源：https://www.bwwdw.com/article/kpwt.html