数字电子技术基础-康华光第五版答案

第一章 数字逻辑习题 1．1 数字电路与数字信号 1.1.2 图形代表的二进制数

010110100

1．1．4 一周期性数字波形如图题所示，试计算：（1）周期；（2）频率；（3）占空比例

MSB

0 1 2 11 12 （ms）

LSB

解：因为图题所示为周期性数字波，所以两个相邻的上升沿之间持续的时间为周期，T=10ms 频率为周期的倒数，f=1/T=1/0.01s=100HZ

占空比为高电平脉冲宽度与周期的百分比，q=1ms/10ms*100%=10% 1.2 数制

1.2.2 将下列十进制数转换为二进制数，八进制数和十六进制数（要求转换误差不大于2?4 （2）127 （4）2.718 解：（2）（127）D= 27 -1=（10000000）B-1=（1111111）B=（177）O=（7F）H

（4）（2.718）D=(10.1011)B=(2.54)O=(2.B)H 1.4 二进制代码

1.4.1 将下列十进制数转换为 8421BCD 码：

（1）43 （3）254.25 解：（43）D=（01000011）BCD 1.4.3 试用十六进制写书下列字符繁荣 ASCⅡ码的表示：P28 （1）+ （2）@ （3）you (4)43

解：首先查出每个字符所对应的二进制表示的 ASCⅡ码，然后将二进制码转换为十六进制数表示。

（1）“+”的 ASCⅡ码为 0101011，则（00101011）B=（2B）H （2）@的 ASCⅡ码为 1000000,(01000000)B=(40)H

(3)you 的 ASCⅡ码为本 1111001,1101111,1110101,对应的十六进制数分别为 79,6F,75 (4)43 的 ASCⅡ码为 0110100,0110011,对应的十六紧张数分别为 34,33 1.6 逻辑函数及其表示方法

1.6.1 在图题 1. 6.1 中，已知输入信号 A，B`的波形，画出各门电路输出 L 的波形。

解: (a)为与非， (b)为同或非，即异或

第二章 逻辑代数 习题解答

2.1.1 用真值表证明下列恒等式

(3)A⊕ =B AB AB+ （A⊕B）=AB+AB 解：真值表如下

A 0 0 1 1 B 0 1 0 1 A⊕B 0 1 1 0 AB 1 0 0 0 AB 0 0 0 1 A⊕B 1 0 0 1 AB+AB 1 0 0 1 由最右边2栏可知，A⊕B与AB+AB的真值表完全相同。 2.1.3 用逻辑代数定律证明下列等式

(3)A+ABC ACD C D E A CD E+

+ +( ) = + +

解：A+ABC ACD C D E+ + +( )

=A(1+BC ACD CDE)+ +

= +A ACD CDE+

= +A CD CDE+ = +A CD+ E 2.1.4 用代数法化简下列各式 (3) ABC B( +C) 解： ABC

B( +C)

= + +(A B C B C)( + )

=AB AC BB BC CB C++ + + +

=AB C A B B+ ( + + +1)

1

=AB C+

(6)(A+ + + +B A B AB AB) (

) ( )(

) 解：(A+ + + +B A B AB AB) ( ) ()( )

= A B?+ A B?+(A+ B A)(+ B) B AB AB = + + AB B = + A B = +

=AB

(9)ABCD ABD BCD ABCBD BC+ + 解：ABCD ABD BCD ABCBD BC+ +

+ +

+ +

+ + ) =B A C A

=ABC D D ABD BC D C( + +) + ( + ) =B AC AD C D( + D( + + + ) =B A C D( + + ) =AB BC BD+ +

2.1.7 画出实现下列逻辑表达式的逻辑电路图，限使用非门和二输入与非门 (1) L AB AC

= +

( ) (2) L DAC= +

2

(3) L ( ABCD)( )

=+ +

2.2.2 已知函数L（A，B，C，D）的卡诺图如图所示，试写出函数L的最简与或表达式

( ABCDBCDBCDBCDABD, , , ) 解： L = + +

2.2.3 用卡诺图化简下列个式

+

3

（1）ABCD ABCD AB AD ABC++ + +

解：ABCD ABCD AB AD ABC++ + +

=ABCD ABCD ABC C D D AD B B C C ABC D D++ ( + )( + +)( + )( + +) ( + )

=ABCD ABCD ABCD ABCD ABCD ABCD ABCD+ +

+ + + +

6）L A B C D( ,

, ∑m(0,2,4,6,9,13)+∑d(1,3,5,7,11,15) 解：

, )

4

（=

L= +A D

（7）L A B C D( , , ,

) =∑m(0,13,14,15)+∑d(1,2,3,9,10,11)

解:

L AD AC AB=+ +

2.2.4 已知逻辑函数L AB BC CA= + + 门）表示

解:1>由逻辑函数写出真值表

A B C L 0 0 0 0 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0

5

,

，试用真值表

2>由 真值表画出卡诺图

3>由 卡诺图,得逻辑表达式 LABBCAC

= + + 用摩根定理将与或化为与非表达式

L = AB + BC + AC = AB BC AC? ?

4>由已知函数的与非-与非表达式画出逻辑图

6

第三章习题 3.1 MOS 逻辑门电路

3.1.1 根据表题 3.1.1 所列的三种逻辑门电路的技术参数，试选择一 种最合适工作在高噪声环境下的门电路。

表题 3.1.1 逻辑门电路的技术参数表 逻辑门 A 逻辑门 B 逻辑门 C VOH (min) /V 2.4 3.5 4.2 VOL(max)/V 0.4 0.2 0.2 VIH (min) /V 2 2.5 3.2 VIL(max) /V 0.8 0.6 0.8 解：根据表题 3.1.1 所示逻辑门的参数，以及式（3.1.1）和式（3.1.2），计算出逻辑门 A 的高电平和低电平噪声容限分别为：

VNHA =VOH (min) —VIH (min) =2.4V—2V=0.4V VNLA(max) =VIL(max) —VOL(max) =0.8V—0.4V=0.4V

同理分别求出逻辑门 B 和 C 的噪声容限分别为:

VNHB =1V VNLB =0.4V VNHC =1V VNLC

=0.6V

电路的噪声容限愈大,其抗干扰能力愈强,综合考虑选择逻辑门 C

3.1.3 根据表题 3.1.3 所列的三种门电路的技术参数,计算出它们的延时-功耗积,并确定哪一种逻辑门性能最好

表题 3.1.3 逻辑门电路的技术参数表 逻辑门 A 逻辑门 B 逻辑门 C tpLH / ns 1 5 10 tpHL /ns 1.2 6 10 PD /mW 16 8 1 解:延时-功耗积为传输延长时间与功耗的乘积,即 DP= tpdPD

根据上式可以计算出各逻辑门的延时-功耗分别为

DPA =

tPLH +tPHL PD = (1 1.2)+ns *16mw=17.6* 10?12 J=17.6PJ

2 2

同理得出: DPB =44PJ DPC =10PJ,逻辑门的 DP 值愈小,表明它的特性愈好,所以逻辑门 C 的

性能最好.

3.1.5 为什么说 74HC 系列 CMOS 与非门在+5V 电源工作时,输入端在以下四种接法下都属于逻辑 0: (1)输入端接地; (2)输入端接低于 1.5V 的电源; (3)输入端接同类与非门的输出低电压 0.1V; (4)输入端接 10kΩ的电阻到地.

解:对于 74HC 系列 CMOS 门电路来说,输出和输入低电平的标准电压值为:

VOL =0.1V, VIL =1.5V,因此有:

(1) Vi =0< VIL =1.5V,属于逻辑门 0 (2) Vi <1.5V=VIL ,属于逻辑门 0 (3) Vi <0.1

(4)由于 CMOS 管的栅极电流非常小,通常小于 1uA,在 10kΩ电阻上产生的压降小于 10mV 即 Vi <0.01V

3.1.7 求图题 3.1.7 所示电路的输出逻辑表达式.

解:图解 3.1.7 所示电路中

L1= AB ,L2= BC ,L3=

D ,L4 实现与功能,即 L4=L1? L2? L3,而

L= L4 E ,所以输出逻辑表达式为 L= AB BC D E

3.1.9 图题 3.1.9 表示三态门作总线传输的示意图，图中 n 个三态门的输出接到数据传输总线，D1，D2，??Dn 为数据输入端，CS1，CS2??CSn 为片选信号输入端.试问: (1) CS信号如何进行控制,以便数据D1,D2, ??Dn通过该总线进行正常传输; (2)CS信号能否有两个或两个以上同时有效?如果出现两个或两个以上有效,可能发生什么情况? (3)如果所有 CS 信号均无效,总线处在什么状态?

解: (1)根据图解 3.1.9 可知,片选信号 CS1，CS2??CSn 为高电平有效,当 CSi=1 时第 i 个三态门被选中,其输入数据被送到数据传输总线上,根据数据传输的速度,分时地给 CS1， CS2??CSn 端以正脉冲信号,使其相应的三态门的输出数据能分时地到达总线上.

(2)CS 信号不能有两个或两个以上同时有效,否则两个不同的信号将在总线上发生冲突,即总线不能同时既为 0 又为 1.

(3)如果所有 CS 信号均无效,总线处于高阻状态.

3.1.12 试分析 3.1.12 所示的 CMOS 电路，说明它们的逻辑功能

（B ）

（A ）

C） （

D （ ）

解：对于图题 3.1.12（a）所示的 CMOS 电路，当EN =0 时， TP2和 均导通， 和TN2 TP1 TN1 构成的反相器正常工作，L= A，当EN =1 时， 和 均截止，无论TP2 平还是

TN2 A 为高电

低电平，输出端均为高阻状态，其真值表如表题解 3.1.12 所示，该电路是低电平使能三态非门，其表示符号如图题解 3.1.12（a）所示。

图题 3.1.12（b）所示 CMOS 电路，EN =0 时， 导通，或非门打开， 和 构成反TP2 TP1 TN1

相器正常工作，L=A；当EN =1 时， 截止，或非门输出低电平，使 截止，输出端TP2 TN1 处于高阻状态，该电路是低电平使能三态缓冲器，其表示符号如图题解 3.1.12（b）所示。 同理可以分析图题 3.1.12（c）和图题 3.1.12（d）所示的 CMOS 电路，它们分别为高电平使能三态缓冲器和低电平使能三态非门 ，其表示符号分别如图题 3.1.12（c）和图题 3.1.12（d）所示。 0 0 A 0 1 L 1 0

1 1 0 1 高阻 3.1.12（a） 0 0 1 1 A 0 1 0 1 L 0 1 高阻 高阻 3.1.12（b） EN 0 0 1 1 A 0 1 0 1 3.1.12（c L 高阻 高阻 0 1 0 0 1 1 A 0 1 0 1 L 1 0 高阻 高阻 3.1.12（d）

3.2.2 为什么说 TTL 与非门的输入端在以下四种接法下，都属于逻辑 1：（1）输入端悬空； （2）输入端接高于 2V 的电源；（3）输入端接同类与非门的输出高电压 3.6V；（4）输入端接 10kΩ的电阻到地。 解：（1）参见教材图 3.2.4 电路，当输入端悬空时，T1 管的集电结处于正偏，Vcc 作用于 T1 的集电结和 T2 ， T3 管的发射结，使 T2 ， T3 饱和，使 T2 管的集电极电位 Vc2=VcEs2+VBE3=0.2+0.7=0.9V，而 T4 管若要导通 VB2=Vc2≥VBE4+VD=0.7+0.7=1.4V，故 T4 截止。又因 T3 饱和导通，故与非门输出为低电平，由上分析，与非门输入悬空时相当于输入逻辑 1。 （2） 当与非门输入端接高于 2V 的电源时，若 T1 管的发射结导通，则 VBE1≥0.5V，T1 管

的基极电位 VB≥2+ C1=2.5V。而 VB1≥2.1V 时，将会使 T1 的集电结处于正偏，T2，T3 处于饱和状态，使 T4 截止，与非门输出为低电平。故与非门输出端接高于 2V 的电源时，相当于输入逻辑 1。 （3） 与非门的输入端接同类与非门的输出高电平 3.6V 输出时，若 T1 管导通，则

VB1=3.6+0.5=4.1。而若 VB1>2.1V 时，将使 T1 的集电结正偏，T2，T3 处于饱和状态，这时

VB1 被钳位在 2.4V，即 T1 的发射结不可能处于导通状态，而是处于反偏截止。由（1）（2），当 VB1≥2.1V，与非门输出为低电平。

（4） 与非门输入端接 10kΩ的电阻到地时，教材图 3.2.8 的与非门输入端相当于解 3.2.2

图

所示。这时输入电压为 VI=

(Vcc-VBE)=10（5-0.7）／（10+4）=3.07V。若 T1 导通，

则 VBI=3.07+ VBE=3.07+0.5=3.57 V。但 VBI 是个不可能大于 2.1V 的。当 VBI=2.1V 时，将使 T1 管的集电结正偏，T2，T3 处于饱和，使 VBI 被钳位在 2.1V，因此，当 RI=10kΩ时，T1 将处于截止状态，由（ 1 ）这时相当于输入端输入高电平。

3.2.3 设有一个 74LS04 反相器驱动两个 74ALS04 反相器和四个 74LS04 反相器。（1）问驱动门是否超载？（2）若超载，试提出一改进方案；若未超载，问还可增加几个 74LS04 门？

解：（1）根据题意，74LS04 为驱动门，同时它有时负载门，负载门中还有 74LS04。 从主教材附录 A 查出 74LS04 和 74ALS04 的参数如下（不考虑符号） 74LS04：IOL(max) =8mA, IOH (max) =0.4mA; IIH(max) =0.02mA. 4 个 74LS04 的输入电流为：4 IIL(max) =4 × 0.4mA=1.6mA,

4 IIH(max) =4 × 0.02mA=0.08mA

2 个 74ALS04 的输入电流为：2 IIL(max) =2 × 0.1mA=0.2mA,

2 IIH(max) =2 × 0.02mA=0.04mA。

① 拉电流负载情况下如图题解 3.2.3（a）所示，74LS04 总的拉电流为两部分，即 4 个

74ALS04 的高电平输入电流的最大值 4 IIH(max) =0.08mA 电流之和为

0.08mA+0.04mA=0.12mA.而 74LS04 能提供 0.4mA 的拉电流，并不超载。

② 灌电流负载情况如图题解 3.2.3（b）所示，驱动门的总灌电流为 1.6mA+0.2mA=1.8mA.

而 74LS04 能提供 8mA 的灌电流，也未超载。

（2）从上面分析计算可知，74LS04 所驱动的两类负载无论书灌电流还是拉电流均未超

3.2.4 图题 3.2.4 所示为集电极门 74LS03 驱动 5 个 CMOS 逻辑门，已知 OC 门输管

截止时的漏电流=0.2mA；负载门的参数为：=4V,=1V,==1A 试计算上拉电阻的值。

从主教材附录 A 查得 74LS03 的参数为：VOH(min) =2.7V，VOL(max) =0.5V，IOL(max) =8mA.根据式（3.1.6）形式（3.1.7）可以计算出上拉电阻的值。灌电流情况如图题解 3.2.4（a）所示，

74LS03 输 出 为 低 电 平 ， IIL total(

)

=5 IIL =5 × 0.001mA=0.005mA, 有

Rp(min) =

VDD ?VOL(max) =

IOL(max) ?IIL total( ) (8?0.005)mA

(5?4)V ≈0.56KΩ

拉电流情况如图题解 3.2.4（b）所示，74LS03 输出为高电平，

IIH total( ) =5 IIH =5 × 0.001mA=0.005mA

由于VOH(min)

RP(max) =

VDD ?VoH(min)

IOL total( ) +IIH total( ) (0.2?0.005)mA

=

(5?4)V =4.9KΩ

综上所述，RP 的取值范围为 0.56Ω～4.9Ω

3.6.7 设计一发光二极管(LED)驱动电路,设 LED 的参数为VF =2.5V, ID =4.5Ma;若VCC =5V,当 LED 发亮时,电路的输出为低电平,选出集成门电路的型号,并画出电路图. 解:设驱动电路如图题解 3.6.7 所示,选用 74LSO4 作为驱动器件,它的输出低电平电流

OL (max ) =8 OL (max ) =0.5 I mA, V V,电路中的限流电阻 CC VVF OL (m ax ) V (5 2.5 0.5) v R= ? ? = ?? 444 Ω

≈ D I 4.5 mA

第四章 组合逻辑 习题解答

4．1．2 组合逻辑电路及输入波形（A.B）如图题4.1.2所示，试写出输出端的逻辑表达式并画出输出波形。

解：由逻辑电路写出逻辑表达式

L = AB+ AB = A B

首先将输入波形分段，然后逐段画出输出波形。

当A.B信号相同时，输出为1，不同时，输出为0，得到输出波形。

如图所示

4．2．1 试用2输入与非门设计一个3输入的组合逻辑电路。当输入的二进制码小于3时，输出为0；输入大于等于3时，输出为1。

解： 根据组合逻辑的设计过程，首先要确定输入输出变量，列出真值表。由卡诺图化简得到最简与或式，然后根据要求对表达式进行变换，画出逻辑图

1） 设入变量为A.B.C输出变量为L，根据题意列真值表

A B C L 0 0 0 0 1 1 1 1 2） 由卡诺图化简，经过变换得到逻辑表达式

0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 0 0 1 1 1 1 1

L ABCABC * =+ =

3） 用2输入与非门实现上述逻辑表达式

4．2．7 某足球评委会由一位教练和三位球迷组成，对裁判员的判罚进行表决。当满足以下条件时表示同意；有三人或三人以上同意，或者有两人同意，但其中一人是叫教练。试用 2输入与非门设计该表决电路。

解： 1）设一位教练和三位球迷分别用A和B.C.D表示，并且这些输入变量为1时表示同意，为0时表示不同意，输出L表示表决结果。L为1时表示同意判罚，为0时表示不同意。 由此列出真值表

输入 输出 A B C D L 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0

0 0 0 0 0 1 1 1 1 1 1 1 1 0 1 1 1 1 0 0 0 0 1 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 0 0 0 1 0 1 1 1 1 1 1 1 2）由真值表画卡诺图

由卡诺图化简得L=AB+AC+AD+BCD

由于规定只能用2输入与非门，将上式变换为两变量的与非——与非运算式

L=AB AC AD BCD AB AC AD B CD*

3）根据L的逻辑表达式画出由2输入与非门组成的逻辑电路

* * = * * * *

4． 3．3 判断图所示电路在什么条件下产生竞争冒险，怎样修改电路能消除竞争冒险?

解： 根据电路图写出逻辑表达式并化简得L=A B BC* +

当 A=0，C=1 时，L= +B B 有可能产生竞争冒险，为消除可能产生的竞争冒险，

增加乘积项使AC ，使 L=A B BC AC* + 如图

+ ，修改后的电路

4.4.4 试用74HC147 设计键盘编码电路，十个按键分别对应十进制数0～9，编码器的输出为8421BCD码。要求按键9的优先级别最高，并且有工作状态标志，以说明没有按键按下和按键0按下两种情况。 解：真值表

电路图

4.4.6 用译码器 74HC138 和适当的逻辑门实现函数 F=.解：将函数式变换为最小项之和的形式

=

F=

将输入变量 A、B、C 分别接入 、 、 端，并将使能端接有效电平。由于 74HC138 是低电平

有效输出，所以将最小项变换为反函数的形式

L =

在译码器的输出端加一个与非门，实现给定的组合函数。

4.4.14 七段显示译码电路如图题 4．4．14（a）所示，对应图题 4．4，14（b）所示输人波形，试确定显示器显示的字符序列

解：当 LE=0 时，图题 4，4。14（a）所示译码器能正常工作。所显示的字符即为 A2A2A1A 所表示的十进制数，显示的字符序列为 0、1、6 、9、4。当 LE 由 0 跳变 1 时，数字 4 被锁存，所以持续显示 4。

4.4.19试用4选1数据选择器74HC153产生逻辑函数L ABC( , =∑m(1,2,6,7) .

, )

解：74HC153的功能表如教材中表解4.4.19所示。根据表达式列出真值表如下。将变量A、B分别接入地址选择输入端 、 ，变量C接入输入端。从表中可以S1 S0 看出输出L与变量C之间的关系，当AB=00时，L＝C，因此数据端I0 接C；当AB=01

__

__

时，L= ,C I1 接C；当AB为10和11时，L分别为0和1，数据输入端I2 和I3 分 别接0和1。由此可得逻辑函数产生器，如图解4.4.19所示。

输入 输出 A B C L 0 0 0 0 0 0 1 1 L=C 0 1 0 1 __ 0 1 1 0 L=C 1 0 0 0

1 0 1 0 0 1 1 0 1 1 1 1 1 1

4.4.21 应用74HC151实现如下逻辑函数。

解：1.F ABC ABC ABC m m m=

+ + = 4+ +5 1

D1=D4=D5=1,其他=0 2.

4，4．26 试用数值比较器74HC85设计一个8421BCD码有效性测试电路，当输人为8421BCD码时，输出为1，否则为0。

解：测试电路如图题解4．4．26所示，当输人的08421BCD码小于1010时，FA ＜B输出为1，否则 0为0。 1

4．4．31 由4位数加法器74HC283构成的逻辑电路如图题4。4．31所示，M和 N为控制端，试分析该电路的功能。

解：分析图题 4．4，31 所示电路，根据 MN 的不同取值，确定加法器 74HC283 的输入端B3B2B1B0的值。当MN＝00时，加法器74HC283的输人端B3B2B1B0＝ 0000，则加法器的输出为S＝I。当MN＝01时，输入端B3B2B1B0＝

0010，加法器的输出 S＝I＋2。同理，可分析其他情况，如表题解 4．4．31 所示。

该电路为可控制的加法电路。

第六章 习题答案

6.1.6 已知某时序电路的状态表如表题 6．1，6 所示，输人为 A，试画出它的状态图。如果电路的初始状态在 b，输人信号 A 依次是 0、1、0、1、1、1、1，试求其相应的输出。

解：根据表题 6。1．6 所示的状态表，可直接画出与其对应的状态图，如图题解 6．1。6（a）所示。当从初态 b 开始，依次输人 0、1、0、1、1、1、1 信号时，该时序电路将按图题解 6，

1．6（b）所示的顺序改变状态，因而其相应的输出为 1、0、1、0、1、0、1。

6.2.1 试分析图题 6。2．1（a）所示时序电路，画出其状态表和状态图。设电路的初始状态为 0，试画出在图题 6．2．1（b）所示波形作用下，Q 和 z 的波形图。

解：状态方程和输出方程：

6.2.4 分析图题 6．2。4 所示电路，写出它的激励方程组、状态方程组和输出方程，画出状态表和状态图。

解：激励方程

状态方程

输出方程

Z=AQ1Q0

根据状态方程组和输出方程可列出状态表，如表题解 6．2．4 所示，状态图如图题解 6。2．4 所示。

6.2.5 分析图题 6．2．5 所示同步时序电路，写出各触发器的激励方程、电路的状态方程组和输出方程，画出状态表和状态图。

解：激励

方程

状态方程

输出方程

根据状态方程组和输出方程列出该电路的状态表，如表题解 6，2，5 所示，状态图如图题解

6。2．5 所示。

6.3.1 用 JK 触发器设计一个同步时序电路，状态表如下

解：所要设计的电路有 4 个状态，需要用两个 JK 触发器实现。

（1）列状态转换真值表和激励表由表题 6。3．1 所示的状态表和 JK 触发器的激励表，可

列出状态转换真值表和对各触发器的激励信号，如表题解 6．3。1 所示。

（2）求激励方程组和输出方程

由表题解 6．3．1 画出各触发器 J、K 端和电路输出端 y 的卡诺图，如图题解 6．3．1（a）所示。从而，得到化简的激励方程组

输出方程 Y=Q1Q0

Q1Q0A

由输出方程和激励方程

话电路

6.3.4 试用下降沿出发的 D 触发器设计一同步时序电路，状态图如 6.3.4（a）, S0S1S2 的编码如 6.3.4（a）

解：图题 6．3。4（b）以卡诺图方式表达出所要求的状态编码方案，即 S0＝00，Si＝01， S2＝10，S3 为无效状态。电路需要两个下降沿触发的 D 触发器实现，设两个触发器的输出为 Q1、Q0，输人信号为 A，输出信号为 Y

（1）由状态图可直接列出状态转换真值表，如表题解 6。3．4 所示。无效状态的次态可用

无关项×表示。 （2）画出激励信号和输出信号的卡诺图。根据 D 触发器的特性方程，可由状态转换真值表

直接画出 2 个卡诺图，如图题解 6．3。4（a）所示。 ｜

（3）由卡诺图得激励方程

输出方程

Y=AQ1

（4）根据激励方程组和输出方程画出逻辑电路图，如图题解 6．3．4（b）所示。 （5）检查电路是否能自启动。由 D 触发器的特性方程 Q＾←l＝D，可得图题解 6．3，4

（b）所示电路的状态方程组为

代入无效状态 11，可得次态为 00，输出 Y=1。如图(c)

6.5.1 试画出图题⒍⒌1 所示电路的输出(Q3—Q0)波形，分析电路的逻辑功能。

解：74HC194 功能由 S1S0 控制 00 保持， 01 右移 10 左移 11 并行输入

当启动信号端输人一低电平时，使 S1=1，这时有 S。＝Sl＝1，移位寄存器 74HC194 执行并行输人功能，Q3Q2Q1Q0＝D3D2D1D0＝1110。启动信号撤消后，由于 Q。＝0，经两级与非门后，使 S1=0，这时有 S1S0＝01，寄存器开始执行右移操作。在移位过程中，因为 Q3Q2、

Q1、Q0 中总有一个为 0，因而能够维持 S1S0=01 状态，使右移操作持续进行下去。其移位情况如图题解 6，5，1 所示。

由图题解 6．5。1 可知，该电路能按固定的时序输出低电平脉冲，是一个四相时序脉冲产生电路。

6.5.6 试用上升沿触发的 D 触发器及门电路组成 3 位同步二进制加 1 计数器；画出逻辑图解：3 位二进制计数器需要用 3 个触发器。因是同步计数器，故各触发器的 CP 端接同一时钟脉冲源。

（1）列出该计数器的状态表和激励表，如表题解 6.5.6 所示‘

(2) 用卡诺图化简，得激励方程

（3）画出电路

6.5.10 用 JK 触发器设计一个同步六进制加 1 计数器解：需要 3 个触发器

（1）状态表，激励表

（2）用卡诺图化简得激励方程

（3）画出电路图

（4）检查自启动能力。

110→111－→000 变化，计数器能够自启动。

当计数器进入无效状态 110 时，在 CP 脉冲作用下，电路的状态将按

6.5.15 试用 74HCT161 设计一个计数器，其计数状态为自然二进制数 1001～1111。 解：由设计要求可知，74HCT161 在计数过程中要跳过 0000～1000 九个状态而保留 1001～ 1111 七个状态。因此，可用“反馈量数法”实现：令 74HCT161 的数据输人端 D3D2D1D0 ＝1001，并将进位信号 TC 经反相器反相后加至并行置数使能端上。所设计的电路如图题解 6。5．15 所示。161 为异步清零，同步置数。

6.5.18 试分析电路，说明电路是几进制计数器解：两片 74HCT161 级联后，最多可能有 162＝256 个不同的状态。而用“反馈置数法”构成的图题 6．5。18 所示电路中，数据输人端所加的数据 01010010，它所对应的十进制数是 82，说明该电路在置数以后从 01010010 态开始计数，跳过了 82 个状态。因此，该计数器的模 M=255－82＝174，即一百七十四进制计数器。

6.5.19 试用 74HCT161 构成同步二十四一制计数器，要求采用两种不同得方法。 解：因为 M=24，有 16＜M＜256，所以要用两片 74HCT161。将两芯片的 CP 端直接与计数脉冲相连，构成同步电路，并将低位芯片的进位信号连到高位芯片的计数使能端。用“反馈清零法”或“反馈置数法”跳过 256－24＝232 个多余状态。

反馈清零法：利用 74HCT161 的“异步清零”功能，在第 24 个计数脉冲作用后，电路的输出状态为 00011000 时，将低位芯片的 Q3 及高位芯片的 Q0 信号经与非门产生清零信号，输出到两芯片的异步清零端，使计数器从 00000000 状态开始重新计数。其电路如图题解 6．5．19 （a）所示。

反馈置数法：利用 74HCT161 的“同步预置”功能，在两片 74HCT161 的数据输入端上从高位到低位分别加上 11101000（对应的十进制数是 232），并将高位芯片的进位信号经反相器接至并行置数使能端。这样，在第 23 个计数脉冲作用后，电路输出状态为 11111111，使进位信号 TC＝1，将并行置数使能端置零。在第 24 个计数脉冲作用后，将 11101000 状态置人计数器，并从此状态开始重新计数。其电路如图题解 6。5．19（b）所示。

第七章 习题答案

7.1.1 指出下列存储系统各具有多少个存储单元，至少需要几根地址线和数据线。 （1）64K×1 （2）256K×4 （3）lM×1 （4）128K×8

解：求解本题时，只要弄清以下几个关系就能很容易得到结果：存储单元数=字数×位数 地址线根数（地址码的位数）n与字数N的关系为：N=2n 数据线根数＝位数

（1）存储单元〓64K×1〓64K（注：lK＝1024）；因为，64K〓2’。，即亢〓16，所以地址线

为 16 根；数据线根数等于位数，此处为 1 根。 同理得：

（2）1M 个存储单元，18 根地址线，4 根数据线。

（3）1M 个存储单元，18 根地址线，1 根数据线。 ！ ＿ （4）lM 个存储单元，17 根地址线，8 根数据线。

7.1.2 设存储器的起始地址为全 0，试指出下列存储系统的最高地址为多少？ （1）2K×1 （2）16K×4 （3）256K×32

解：因为存储系统的最高地址＝字数十起始地址一 1，所以它们的十六进制地址是： （1） 7FFH （2） 3FFFH （3） 3FFFFH ＇

7，2．4 一个有 1M×1 位的 DRAM，采用地址分时送人的方法，芯片应具有几条地址线？解：由于 1M=210×210，即行和列共需 20 根地址线。所以，采用地址分时送人的方法，芯片应具有 10 根地址线。

7．2．5 试用一个具有片选使能 CE、输出使能 OE、读写控制 WE、容量为 8 K×8 位的 sRAM 芯片，设计一个 16K×16 位的存储器系统，试画出其逻辑图。

解：采用 8K×8 位的 sRAM 构成 16K×16 位的存储器系统，必须同时进行字扩展和位扩展。用 2 片 8K×8 位的芯片，通过位扩展构成 8K×16 位系统，此时需要增加 8 根数据线。要将 8K×16 位扩展成 16K×16 位的存储器系统，还必须进行字扩展。因此还需 2 片 8K×8 位的芯片通过同样的位扩展，构成 8K×16 位的存储系统，再与另一个 8K×16 位存储系统进行字扩展，从而实现 16K×16 位的存储器系统，此时还需增加 1 根地址线。系统共需要 4 片

8K×8 位的 SRAM 芯片。

用增加的地址线 A13 控制片选使能 CE 便可实现字扩展，两片相同地址的 sRAM 可构成 16 位数据线。其逻辑图如图题解 7。2．5 所示。其中（0）和（1）、（2）和（3）分别构成两个 8K×16 位存储系统；非门将 A13 反相，并将 A13 和/A13 分别连接到两组 8K×16 的片选使能端 CE 上，实现字扩展。

本文来源：https://www.bwwdw.com/article/knsr.html