QPSK、DQPSK系统调制与解调

实验四 QPSK与DQPSK调制实验

一、实验目的

在2PSK，2DPSK的学习基础上，掌握QPSK，以及以其为基础的DQPSK，OQPSK，?/4—DQPSK等若干种相关的重要调制方式的原理，从而对多进制调相有一定了解。

二、实验设备

1、“移动通信技术应用综合实训系统” 实验仪一台。 2、50MHz示波器一台。

3、实验模块：信源模块，QPSK-调制模块。

三、实验原理 一）基本理论

(A) 四相绝对移相键控（QPSK）的调制

四相绝对移相键控利用载波的四种不同相位来表征数字信息。由于每一种载波相位代表两个比特信息，故每个四进制码元又被称为双比特码元。我们把组成双比特码元的前一信息比特用a代表，后一信息比特用b代表。双比特码元中两个信息比特ab通常是按格雷码（即反射码）排列的，它与载波相位的关系如表所列。

表4-1 双比特码元与载波相位的关系

双比特码元 a 0 0 b 0 1 载波相位φ A方式 0° 90° B方式 45° 135° 1 1 1 0 180° 270° 225° 315° 由于四相绝对移相调制可以看作两个正交的二相绝对移相调制的合成，故两者的功率谱密度分布规律相同。

下面我们来讨论QPSK信号的产生与解调。QPSK信号的产生方法与2PSK信号一样，也可以分为调相法和相位选择法。

(1) 调相法

用调相法产生QPSK信号的组成方框图如下所示。

图4-1 QPSK信号的组成方框图

设两个序列中的二进制数字分别为a和b，每一对ab称为一个双比特码元。

并设经过串并变换后上支路为a,下支路为b。双极性的a和b脉冲通过两个平衡调制器分别对同相载波及正交载波进行二相调制。

b(0) (0,0)(1,0)a(0)a(1)(0,1)b(1)(1,1)

表4-2 QPSK信号相位编码逻辑关系

a b A路平衡调制器输出 B路平衡调制器输出 合成相位 1 1° 0° 270° 315° 0 1° 180° 270° 225° 0 0° 180° 90° 135° 1 0° 0° 90° 45°

(2) 相位选择法

用相位选择法产生QPSK信号的组成方框图如下所示。

串/并变换 逻辑选相电路 45°135°225°315°带通滤波器 输出

四相载波发生图4-2 相位选择法产生QPSK信号方框图

(B) 四相相对移相键控（DQPSK）的调制

所谓四相相对移相键控也是利用前后码元之间的相对相位变化来表示数字信息。若以前一码元相位作为参考，并令△φ为本码元与前一码元的初相差。，则信息编码与载波相位变化仍可用QPSK信号相位编码逻辑关系表来表示。不过，φ应变为△φ。

对于DQPSK而言，可先将输入的双比特码经码型变换，再用码型变换器输出的双比特码进行四相绝对移相，则所得到的输出信号便是四相相对移相信号。通常采用的方法是码变换加调相法和码变换加相位选择法。

（1） 码变换加调相法

码变换加调相法产生DQPSK原理图与调相法产生QPSK原理图相比，

仅在串/并变换后多了一个码变换器。

表4-3 DQPSK信号相位编码逻辑关系 双比特码元 a 0 b 0 载波相位变化 △φ 0° 0 1 1 1 1 0 90° 180° 270° 表4-4 四相相对调相码变换的逻辑功能

本时刻到达的ab及所要求前一码元的状态 的相对相位变化 a b △φ c d 0 0 0 1 0 0 0° 1 1 1 0 0 0 0 1 0 1 90° 1 1 1 0 0 0 0 1 1 1 180° 1 1 1 0 0 0 0 1 1 0 270° 1 1 1 0 315° 45° 1 1 1 0 225° 315° 315° 45° 135° 225° 1 1 1 0 0 0 0 1 135° 225° 45° 135° 315° 45° 135° 225° 1 1 1 0 0 0 0 1 45° 135° 315° 45° 315° 45° 135° 225° 1 1 1 0 0 0 0 1 315° 45° 225° 315° θ 135° 225° 状态 c d 0 0 0 1 θ 135° 225° 本时刻应出现的码元（2） 码变换加相位选择法

码变换加相位选择法产生DQPSK信号的原理十分简单，它的组成方框图如下所示。

串/并变换 逻辑选相电路 45°135°225°315°带通滤波器 输出四相载波发生器 图4-3 码变换加相位选择法产生DQPSK信号方框图

经分析，它与相位选择法产生QPSK信号的组成方框图完全相同。不过，这里逻辑选相电路除按规定完成选择载波的相位外，还应实现将绝对码转换成相对码的功能。也就是说，在四相绝对移相时，直接用输入双比特码去选择载波的相位；而在四相相对移相时，需要将输入的双比特码ab转换成相应的双比特码cd，再用cd去选择载波的相位。这样，便可产生QDPSK信号。

(C) OQPSK的调制

OQPSK和QPSK调制类似，不同之处是在正交支路引入了一个比特（半个码元）的延迟，这使得两个支路的数据不会同时发生变化，因而不可能像QPSK那样产生±?的相位跳变，而仅产生±?/2的相位跳变。因此，OQPSK频谱旁瓣要低于QPSK信号的旁瓣。

+1+1-1-1图4-4 QPSK的星座图和相位转移图

+1+1-1-1图4-5 OQPSK的星座图和相位转移图

(D) ?/4—DQPSK的调制

?/4-DQPSK是对QPSK信号特性进行改进的一种调制方式,改进之一是将

QPSK的最大相位跳变±?,降为±3?/4,从而改善了?/4-DQPSK的频谱特性.改进之二是解调方式, QPSK只能用相干解调,而?/4-DQPSK既可用相干解调,也可用非相干解调.

?/4-DQPSK的原理框图如下所示.输入数据经串/并变换后上下支路分别为

SI，SQ，再经差分相位编码后上下支路分别为UK，VK。

cosωctLPF 串/并 变换 差分 相位 编码 LPF 放大器 sinωct图4-6

?/4-DQPSK信号的产生原理框图

设已调信号Sk(t)=cos(ωct+Φk)

式中,θ为kT≤t≤(k+1)T之间的附加相位.上式可展开成

Sk(t)=cosωct cosΦk -sinωct sinΦk

当前码元的附加相位θ是前一码元附加相位φ与当前码元相位跳变量△φ之

和,即 Φk=Φk-1+△Φk

Uk=cosΦk=cos(Φk-1+△Φk)=cosΦk-1·cos△Φk-sinΦk-1·sin△Φk Vk=sinΦk=sin(Φk-1+△Φk)=sinΦk-1·cos△Φk+cosΦk-1·sin△Φk 其中，sinΦk-1= Vk-1 , cosΦk-1= Uk-1 ,上面两式可以改写为

Uk=Uk-1·cos△Φk - Vk-1·sin△Φk Vk=Vk-1·cos△Φk + Uk-1·sin△Φk

这是?/4-DQPSK的一个基本关系式.它表明了前一码元两个正交信号Uk-1、Vk-1与当前码元两正交信号Uk、Vk之间的关系.它取决于当前码元的相位跳变量△Φk,而当前码元的相位跳变量△Φk则又取决于差分相位编码器的输入码组SI、SQ,他们的关系如下表所示.

表4-5

SI 1 -1 -1 1 SQ 1 1 -1 -1 ?/4-DQPSK的相位跳变规则

△Φk cos△Φk 1/2 -1/2 -1/2 1/2 sin△Φk 1/2 1/2 -1/2 -1/2 ?/4 3?/4 -3?/4 -?/4 上述规则决定了在码元转换时刻的相位跳变量只有±?/4和±3?/4四种取值.U和V只可能有0,±1/,±1五种取值.

设该滤波器的矩形脉冲响应函数为,那么最后形成的∏/4-DQPSK信号可以表示为

S(t)=

?kg(t-kTs)cosΦkcosωct -

?kg(t- kTs)sinΦksinωct

二）芯片特点 一、 AD9834简介

AD9834是一个将相位累加器，正弦只读存储器（SIN ROM）和一个D/A转换器集成在一个单一的CMOS芯片上的数字控制式震荡器。芯片具有相位和频率调制性能。频率精确性能被控制到0.25 billion（十亿分之一），时钟速率为50MHz。通过串行接口装载控制字到寄存器，可以实现调制。

AD9834为用户提供了多种输出波形。正弦只读存储器（SIN ROM）可以被

旁路，因此，可以从DAC输出线性的向上或者向下斜坡电压。如果SIN ROM没有被旁路，将产生一个正弦曲线输出。另外，如果需要时钟输出，DAC数据的MSB位将可以被输出，或者在芯片上的比较器能被使用。

数字部分电源电压由在芯片内的一个稳压器提供，当DVDD>2.7V时，稳压器使DVDD下降到2.5V。

数字部分和数字部分电源是独立的，并且可以由不同的电源驱动，例如，在AVDD=5V时，DVDD可以等于3V。

AD9834有一个低功耗模式控制引脚端(SLEEP)，因此可以从外部控制低功耗模式。芯片上没被使用的部分可以关断电源，能够将电流消耗减到最小，例如，在时钟输出发生时，可以关断DAC电源。AD9834采用TSSOP-20封装。 AD9834工作电源电压为2.3V～5.5V。在3 V电源电压时，消耗功率20mW，时钟速率为50MHz，具有低抖动的时钟输出和正弦波输出/三角波输出，控制字采用串行装载方式，窄带SFDR﹥72dB。

AD9834可以应用与测试设备、慢速扫频仪、DDS调频和数字调制等领域。

二、 AD9834的芯片封装与引脚功能

AD9834采用TSSOP-20封装，引脚封装形式如图4-7所示。

FS 1ADJUST2019IOUTBIOUTREFOUT2COMP3AVDD418AGND17VINDVDD5CAP/2.5V6DGND7AD9834TOP VIEW(Not to Scale)16SIGN BIT OUT15FSYNC14SCLK13SDATA12SLEEP11RESETMCLK8FSELECT9PSELECT10图4-7 AD9834引脚排列

其引脚功能如表4-6所示。

表4-6 AD9834引脚功能

引脚 符号 功能 模拟信号和基准信号 满量程校准控制端。一个电阻(RSET)连接引脚FS ADJUST和引脚AGND之1 2 3 17 FS ADJUST REFOUT COMP VIN 间。电阻(RSET)用来定义满量程DAC电流的大小。(RSET和满刻度电流之间的关系为IOUT FULL SCALE=18×VREFOUT/ RSET，一般，VREFOUT=1.20 V，RSET=6.8KΩ 电压基准输出。AD9834在此引脚提供一个可用的、内部的1.20V基准电压。 DAC偏置引脚端。此引脚被用来退耦DAC偏置电压 比较器输入。比较器可以将DAC输入的正弦曲线转化为方波。将DAC输出输入到比较器之前，应该进行适当的滤波，以改善信号的不稳定性。当控制寄存器内的位OPBITEN和SIGNPIB被设置为“1”时，比较器输入端连接到VIN 19 20 IOUT IOUTB 电流输出。这是一个高阻抗电流源。一个阻值为200Ω的负载电阻被连接在IOUT与AGND之间。推荐在IOUT/IOUTB和AGND之间连接一个20pF的电容，以防止时钟的串绕反馈 电源电压 4 5 AVDD DVDD 模拟电路部分的电源电压正端。AVDD取值范围为2.3～5.5V。AVDD与AGND之间有一个0.1μF的去耦电容 数字电路部分的电源电压正端。DVDD取值范围为2.3～5.5V。DVDD与AGND之间有一个0.1μF的去耦电容 数字电路在2.5v的电源电压下工作。该2.5v电压由DVDD利用在芯片上的稳6 CAP/2.5V 压器产生（当DVDD﹥2.7V时）。 稳压器需要一个典型值为100nF的去耦电容器接在CAP/2.5V与DGND之间。如果DVDD≤2.7V时，CAP/2.5V应当被短接到DVDD 7 18 DGND AGND 数字接地 模拟接地 数字接口和控制器 8 MCLK 数字时钟输入。DDS输出频率用二进制的分数表示，即为MCLK频率的二进制的分数。输出频率精确度和相位噪声由该时钟定义 频率选择输入。FSELECT控制频率寄存器FREQ0或者FREQ1在相位累加器9 FSELECT 中的使用。频率寄存器的使用选择可通过引脚FSELECT和位FSEL完成。当FSEL位被用来选择频率寄存器时，引脚FSELECT应连接到CMOS高电平或低电平 相位选择输入。PSELECT控制频率寄存器PHASE0或者PHASE1，是被附加10 PSELECT 到相位累加器的使用。相位寄存器的使用选择可通过引脚PSELECT和位PSEL完成。当PSEL位被用来控制相位寄存器时，引脚PSELECT应连接到CMOS高电平或低电平 11 12 13 14 15 RESET SLEEP SDATA SCLK FSYNC 复位，高电平数字信号输入有效。RESET应适当地将内部寄存器复位为0，这与半量程的模拟输出相对应。RESET不影响任何一个地址寄存器 睡眠模式控制，高电平输入有效。当此引脚为高电平时，DAC电源关断。此引脚与控制位SLEEP12有相同的功能 串行数据输入。16位串行数据字被加到此引脚端 串行时钟输入。数据在每个SCLK下降研被装入AD9834芯片 输入数据的帧同步信号，低电平控制输入有效。当FSYNC为低电平时，内部逻辑电路被告知一个新的控制字被装入芯片 逻辑输出。比较器输出可使用此引脚，或者，NCO的MSB位在此引脚上被输16 SIGN BIT OUT 出，二者选其一。将控制寄存器内的位POBITEN设置为“1”，可以是能此输出端。控制位SIGNPIB确定在此引脚上的输出是比较器的输出还是NCO的MSB位输出 三、AD9834的内部结构与工作原理

1、 AD9834内部结构

AD9853的内部结构如下图所示，芯片主要由数控振荡器、脉冲相位调制器、正弦只读存储器（SIN ROM）、DAC、相位比较器和稳压器等电路组成。

AVDDMCLKFSELECT28位频率0寄存器28位频率1寄存器AGNDDGNDDVDD电压调节器CAP/2.5V基准电压Vcc2.5VREFOUTFS ADJUST满刻度控制COMPMUX 相位累加器(28位) Σ 12SINROMMUX 10位DACMSBIOUTIOUTB 12位相位0寄存器12位相位1寄存器16位控制寄存器串行接口和控制逻辑MUX MUXMUX ÷2SIGN BITOUT比较器VINFSYNCSCLKSDATAPSELECTSLEEPRESET

图4-8 AD9853内部结构

2、 AD9834工作原理及电路说明

（1） 工作原理

正弦波形在术语上通常以其被量化了的幅值形式a(t)=sinωt替代。然而，它们是非线性的，而且很难实现，除非通过分段构造。另一方面，角信息本身是线性的。也就是说，相位角在每个单位时间内以某一固定角度旋转。角速度取决于信号的频率，通常ω=2?f。

已知正弦波的相位是线性的，而且有一个基准时间间隔（时钟周期），因此，对于该周期，可给出相位旋转的明确定义，其表达式为 △Phase=ωδt 即 ω= △Phase/δt=2?f

并可解得f，将基准周期(1/ fMCLK=δt)替代基准时钟频率,则

f=△Phase×fMCLK/2? （1）

AD9834芯片输出就建立在这个简单的等式基础之上。简单的DDS芯片可通过三个主要的子电路实现这个等式：NCO(Numerical Controlled Oscillator—数控震荡器)脉冲相位调制器、SIN ROM和DAC（数/模转换器）。

（2） 电路说明

AD9834是一个完全集成的DDS(Direct Digital Synthesis)芯片。芯片需要一个基准时钟、一个低精度电阻和八个去耦电容，以提供数位产生的正弦波，频率可达25MHZ。除产生这个RF 信号外，芯片完全有能力实现范围较宽的、简单和复杂的调制方案。在数字领域，这些调制方案能被完全实现，利用DSP可以精确而简单得实现复杂的调制算法。

AD9834的内部电路主要包括NCO、频率和相位调制器、SIN ROM、DAC、比较器和稳压器等部分。

1) NCO脉冲相位调制器

这部分由两个频率选择寄存器、一个相位累加器、两个相位偏移量寄存器和一个相位偏移量加法器组成。NCO的主要元件是一个28位相位累加器。连续时间信号有一个0～2?的相位范围。超过这个范围以外的数，对于正弦曲线函数是周期性的重复变化。采用数字方法实现正弦曲线函数也是与此相同的。累加器只是测量相位数的范围，并送出一个多位数字字。AD9834内的相位累加器是一个28位累加器。因此，对于AD9834，2?=228；同样，△Phase的范围为0<△Phase<228-1。将其代入式（1）中，可得

f=△Phase×fMCLK/228

相位累加器的输入可以通过 FREQ0寄存器或FREQ1寄存器来选择，并且被FSELECT引脚或FSEL位控制。NCO本身产生连续相位信号，因此可消除频率间切换时所产生的输出中断。

在NCO之后利用一个12位相位寄存器，增加一个相位偏移量，用来完成相位调制。这些相位调制寄存器内容的一部分是被加到NCO的最重要的数据位上。AD9834有两个相位寄存器，这两个寄存器的分辨率为2?/4096。

2) SIN ROM

为了使NCO的输出有用，就必须由相位信息转换为正弦曲线值。因为是将相位信息直接转换成振幅，SIN ROM将数字相位信息当作查表地址使用，并将相位信息转换成振幅。虽然NCO包含一个28位相位累加器，NCO输出被缩减为12位。使用完全的相位累加器分辨率是不切实际的，并且是不必要的，因为这需要228次查表。只需要足够的相位分辨率以保证误差小于10位的DAC的分辨率。这里需要SIN ROM必须有大于10位DAC的分辨率2位的相位分辨率。SIN ROM使用控制寄存器的MODE控制位和POBITEN控制位控制使能。

3) DAC

AD9834包含一个高阻抗电流源的10位DAC，有能力驱动一个较宽范围的负载。满量程输出电流可以通过使用外接的一个电阻（RSET）来调整，以满足电源和外接负载需求。

DAC能够被设置为单端或差动工作模式。IOUT和 IOUTB输出端可以通过等值外接电阻与AGND相连，以改善补偿输出电压。只要满量程电压不超出正常工作范围，负载电阻可以根据需要确定数值。因为满量程电流由RSET控制，所以调节RSET可以平衡负载电阻的改变。

4) 比较器

AD9834能够产生合成的数字合成信号。这可较器实现，比较器将DAC

的正弦曲线信号转换成方波信号。DAC输出在作为比较器的输入使用之前，应在比较器的外部进行滤波。比较器的基准电压是所加的以通过在芯片上的自偏置的比VIN信号的时间平均值。比较器可以接收1V（峰峰值）的信号。因此比较器的输入采用AC耦合，以作为过零点的检波器而正常工作，它需要一个3MHZ的最小输入频率。比较器的输出是一个幅度从0V～DVDD的方波。使能比较器，控制寄存器内的SIGNPIB控制位和POBITEN控制位都要设置为“1”。 5) 稳压器

对于模拟电路和数字电路部分，AD9834 提供了独立的电源。AVDD提供了模拟电路部分所需要的电源，而DVDD则提供了数字电路所需要的电源。这两个电源的取值范围均为2.3～5.5V，而且每个电源都是独立的。例如，模拟电路部分能够工作在5V电压下；而同时数字电路部分可以工作在3V，或者是其他值。 AD9834内部的数字电路部分通常工作在2.5V。在芯片上的稳压器将DVDD引脚的电源电压降至2.5V。AD9834的数字接口（串行端口）工作电压也来自DVDD。这些数字信号在AD9834内进行调整，使它们与2.5V一致。

当AD9834的DVDD引脚的电源电压≤2.7V时，引脚CAP/2.5V和DVDD将同时被制约，从而将芯片上的稳压器旁路。 3、功能描述

（1）串行接口

AD9834有一个标准的三线串行接口，并与SPI，QSPI，MICROWRE和DSP

标准接口兼容。

数据（一个16位的字）在串行时钟输入（SCLK）控制下被装入芯片，其时序图如下所示。

t12SCLKt7FSYNCSDATAD15D14t6 t5 t4t8t9D2t10D1D0 D15D14

图4-9 串行时序

FSYNC输入是一个电平触发输入，作为帧同步和芯片使能。当FSYNC是低电平时，数据能被传输进入芯片。

要开始传输串行数据，FSYNC应该设置为低电平，同时注意相对SCLK下降沿设置最小FSYNC时间（t7）。在FSYNC变为低电平后，串行数据将在16个时钟脉冲SCLK的下降沿转移到芯片上的输入移位寄存器。FSYNC在第16个SCLK下降沿后变为高电平。注意，相对最小SCLK下降沿，F设置FSYNC上升沿时间（t8）。

另外，FSYNC能够在多个以16个SCLK脉冲为整数倍时间内保持低电平。这样，当FSYNC保持低电平时，16位字的连续数据流能被加载，同时FSYNC在最后一个数据的被载入之后变为高电平。

SCLK可以是连续的，也可以设置为高电平或者低电平；但在写操作期间，当FSYNC转换为低电平时，SCLK必须为高电平状态。

（2） AD9834电源导通

下图所示的流程图表示了AD9834的操作程序。当AD9834的电源导通时，器件复位，部分内部寄存器复位为“0”，以提供一个中量程的模拟输出。为了避免AD9834初始化时DAC输出失真，RESET位/引脚应该被设置为“1”，直到器件已经做好开始产生输出的准备。RESET不能对相位、频率或控制寄存器复位。在开始产生输出后，RESET位/引脚应该被设置为“0”。数据将在RESET被设置为“0”后的8个MCLK周期时出现在DAC输出上。

数据写操作10选择数据源11初始化等待8/9MCLKDAC输出VOUT=VREFOUT×18×RLOAD/RSET×(1+(sin(2(FREQREG×FMCLK×t/228+PHASEREG/212))))改变相位?NY改变FSEL /FSELECT?Y改变频率?N改变输出形式?Y写控制寄存器YN改变在SIGN BIT NOUT端输出?改变FSEL /FSELECT?N改变相位寄存器?YYY 改变频率寄存器?

图4-10 初始化和运行流程图

（3） 等待期

与每个操作都有关联的是等待期。当引脚FSELECT端和PSELECT端的值改变时，在控制信号被转移到被选的寄存器之前，有一个传输路径延迟。如下图所示，当预置的时间和匹配时，FSELECT和PSELECT有8个MCLK周期的等待期；当预置的时间和不匹配时，FSELECT和PSELECT有9个MCLK周期的等待期。

同样，在每一个异步写操作也与等待期相关联。如果被选相位/频率寄存器被加载一个新的字，则在模拟输出将要改变之前有一个8～9个MCLK周期的延迟（一个MCLK周期具有不确定性，它取决于数据被装入目的寄存器时MCLK上升沿的位置）。RESET和SLEEP的负跳变在MCLK的下降沿时被采样，因此也存在等待期。

MCLK t11FSELECT有效数据PSELECT t11A有效数据有效数据 图4-11 控制时序

（4） 控制寄存器

AD9834包含一个16位的控制寄存器，用来将AD9834设置为用户所希望的工作状态。除了MODE的所有控制位，都在MCLK的内部下降沿上被采样。 为了向AD9834传输用户想改变的控制寄存器的内容，D14和D15必须被设置为“0”,如下表所列。

表4-7 控制寄存器

D15 0 D14 0 D13······D0 控制位

（5） 频率和相位寄存器

AD9834包含两个频率寄存器和两个相位寄存器，其功能描述如下表所列。

表4-8 频率/相位寄存器表

寄存器 FREQ0 FREQ1 PHASE0 PHASE1 大小 28位 28位 12位 12位 描述 频率寄存器“0”。当FSEL位或FSELECT引脚=0时，此寄存器定义输出频率为MCLK频率的一部分 频率寄存器“1”。当FSEL位或FSELECT引脚=1时，此寄存器定义输出频率为MCLK频率的一部分 相位偏移寄存器“0”。当PSEL位或PSELECT引脚=0时，此寄存器的内容被加入到相位累加器的输出 相位偏移寄存器“1”。当PSEL位或PSELECT引脚=1时，此寄存器的内容被加入到相位累加器的输出 来自AD9834的模拟输出为

fMCLK/228×FREQREG

式中：FREQREG是被加载给被选择的频率寄存器的值。此信号的相位移位为 2?/4096×PHASEREG

式中：PHASEREG是包含在被选择的相位寄存器的值。要考虑被选择的相位寄存器的值。要考虑被选的输出频率和基准时钟频率之间的关系，以避免不不要的异常输出。

频率和相位寄存器的存取由FSELECT/PSELECT引脚和FSEL/PSEL控制位共同控制。如下两表所列。如果控制位PIN/SW=1，则FSELECT/ PSELECT引脚控制此项功能；反之，若PIN/SW=0，则FSEL / PSEL控制位控制此项功能。如果FSEL / PSEL控制位被引用，则引脚应该更适合在CMOS逻辑高或低时被保存。频率/相位寄存器的控制能够被从引脚控制交换为位控制。

表4-9 选择频率寄存器

FSELECT 0 1 X X FSEL X X 0 1 PIN/SW 1 1 0 0 选择寄存器 FREQ0 REG FREQ1 REG FREQ0 REG FREQ1 REG 表4-10 选择相位寄存器

PSELECT 0 1 X X PSEL X X 0 1 PIN/SW 1 1 0 0 选择寄存器 PHASE0 REG PHASE1 REG PHASE0 REG PHASE1 REG

FSELECT和PSELECT引脚在内部MCLK下降沿上被采样。作为推荐，这两个引脚上的数据在MCLK的下降沿的时间窗内不产生变化。如果FSELECT/PSELECT在下降沿时发生值改变，当控制被传送给另一个频率/相位寄存器时，一个MCLK周期内有一个是不确定。

以下流程图显示了选择和写入AD9834的频率和相位寄存器的程序，以及数据源的程序。

写数据写２８位字到频率寄存器Y写控制寄存器B28(D13)=1N写１４位位MSB或LSB到频率寄存器Y写控制寄存器B28(D13)=０HLB(D12)=0/1N写相位寄存器Y１６位写D15,D14=11D13=0/1(选择相位寄存器）D12=XD11···D0=相位数据写２个连续的１６位字写１６位字Y写另１个２８位字到频率寄存器N写１４位位MSB或LSB到频率寄存器NY写另一个相位寄存器NY

图4-12 数据写操作

初始化复位使用控制位写控制寄存器RESET=1PIN/SW=0使用引脚端写控制寄存器PIN/SW=1设置RESETPIN=1写频率和相位寄存器 FREQ0 REG=FOUT0/t MCLK×228 FREQ1 REG=FOUT1/t MCLK×228 PHASE0和PHASE1 REG=(PHASESHIFT)/2?设置RESET＝０选择频率寄存器选择相位寄存器使用控制位写控制寄存器RESET BIT=0FSEL=SELECTED FREQUENCY REGISTERPSEL=SELECTED PHASE REGISTERPIN/SW=0使用引脚端加信号到引脚端RESET pin=0FSELECT=SELECTED FREQUENCY REGISTERPSELECT=SELECTED PHASE REGISTER

图4-13 初始化操作

选择数据源Y使用FSELECT和PSELECT端？N写控制寄存器　PIN/SW=0SET FSEL BIT选择FSELECT和PSELECT写控制寄存器PIN/SW=1 图4-14 数据源选择

（6）频率寄存器的写操作

当写入一个频率寄存器时，位D15和D14给出了频率寄存器的地址。各频率寄存器位如下表所列。

表4-11 频率寄存器位

D15 0 1 D14 0 1 D13 ﹒﹒﹒ D0 14FREQ0寄存器位 14FREQ1寄存器位

如果用户希望更改频率寄存器内的全部内容，必须对同一个地址执行两个连续的写操作，同时频率寄存器位数应该是28位。第一步写操作将包含14个LSB，而第二步写操作将包含14个MSB。对于这个操作模式，控制位B28(D13)应该被设置为“1”。28位的写操作如下表所列。

表4-12 写FFFC000到FREQ0寄存器

SDATA输入 0010 0000 0000 0000 0100 0000 0000 0000 0111 1111 1111 1111 输入字结果 控制字写（D15，D14=00），B28(D13)=1，HLB(D12)=X FREQ0寄存器写(D15，D14=01），14位LSB=0000 FREQ0寄存器写(D15，D14=01），14位MSB=3FFF

在一些应用中，用户不需要完全改变频率寄存器内的28位。对于粗调，仅

需更改14个MSB；对于细调，仅需更改14个LSB。通过将控制位B28(D13)设置为“0”，28位频率寄存器可以作为两个14位的寄存器工作，一个包含14个MSB，而另一个包含14个LSB。这意味着频率控制位的14位MSB能够不受14位LSB的约束而被更改；反之亦然。控制寄存器内的位HLB(D12)确定哪些14位被更改。有关这方面的应用如以下两表所列。

表4-13 将3FFF写入FREQ1寄存器的14LSB SDATA 0000 0000 0000 0000 1011 1111 1111 1111 输入字结果 控制字写（D15，D14=00），B28(D13) =0，HLB(D12)=0，例如LSB FREQ1寄存器写(D15，D14=10），14位LSB=3FFF

表4-14 将3FFF写入FREQ0寄存器的14MSB SDATA 0001 0000 0000 0000 0111 1111 1111 1111 输入字结果 控制字写（D15，D14=00），B28(D13) =0，HLB(D12)=0，例如MSB FREQ0寄存器写(D15，D14=01），14位MSB=3FFF

（7）相位寄存器的写操作

当写入一个 相位寄存器，位D15和D14被设置为11。位D13确定哪一相位寄存器被加载。各相位寄存器如下表所列。

表4-15 相位寄存器位

D15 1 1 D14 1 1 D13 0 1 D12 X X D11 ﹒﹒﹒ D0 MSB 12 PHASE0 BITS LSB MSB 12 PHASE1 BITS LSB

（8）复位（RESET）功能

RESET功能将部分内部寄存器复位为“0”，以提供一个中量程模拟输出。RESET不能够复位相位、频率或控制寄存器。

当AD9834电源关断时，器件应该被复位。为了将AD9834复位，设置RESET引脚/位为“1”；若要使器件离开复位，设置此引脚/位为“0”。在RESET被设置为“0”之后的七个MCLK周期，在DAC输出中将出现一个信号。

RESET功能由RESET引脚和RESET控制位同时控制。如果控制位PIN/SW=0，RESET位控制复位功能；反之，如果PIN/SW=1，RESET引脚控制

复位功能。

表4-16 RESET应用

RESET引脚 0 1 X X RESET位 X X 0 1 PIN/SW 1 1 0 0 结果 没有复位应用 内部寄存器复位 没有复位应用 内部寄存器复位

RESET的负跳变在内部MCLK下降沿被采样。 （9）睡眠（SLEEP）功能

AD9834的不被使用的部分可以处于低功耗模式，以减少功率消耗。这可以通过SLEEP功能来实现。片上内部时钟和DAC部分能够被关断。DAC能够通过硬件和软件关断电源。SLEEP功能所需要的引脚/控制如下表所列。

表4-17 睡眠功能的应用

SLEEP 0 1 X X X X SLEEP1位 X X 0 0 1 1 SLEEP2位 X X 0 1 0 1 PIN/SW位 1 1 0 0 0 0 结果 没有电源关 DAC电源关断 没有电源关 DAC电源关断 内部时钟不使能 DAC电源关断，内部时钟不使能 （10）SIGN BIT OUT引脚

AD9834提供了多种输出。来自SIGN BIT OUT引脚的数字输出是有用的。可利用的输出是比较器输出或DAC数据的MSB。控制SIGN BIT OUT引脚的控制位如下表所列。

表4-18 来自SIGN BIT OUT的各种输出

OPBITEN位 0 1 1 1 1 1 MODE位 X 0 0 0 0 1 SIGNPIB位 X 0 0 1 1 X DIV2位 X 0 1 0 1 X SIGN BIT OUT引脚 高阻抗 DAC数据MSB/2 DAC数据MSB 预置 比较器输出 预置 在使用前，此引脚必须被使能。此引脚的使能/不使能是由控制寄存器内的控制位OPBITEN(D5)来控制的。当OPBITEN=1时，此引脚使能。

注意：如果OPBITEN=1，则控制寄存器内的MODE位(D1)应当被设置为“0”。 （11）IOUT/IOUTB引脚

AD9834的模拟输出是IOUT/IOUTB引脚的输出。一个 正弦曲线输出或斜坡输出是可用的。IOUT/IOUTB的各种输出如下表所示。

表4-19 IOUT/IOUTB的各种输出

OPBITEN位 0 0 1 1 MODE位 0 1 0 1 IOUT/IOUTB引脚 正弦曲线 上升/下降斜坡电压 正弦曲线 预置

四、AD9834的应用

因为AD9834有多样输出选择可用，所以AD9834适用的领域之一就是调制应用。

AD9834可以被用来完成简单的调制，如FSK。而且，GMSK和QPSK等更复杂的调制电路也可利用AD9834来实现。在FSK应用中，AD9834的两个频率寄存器被加载不同的值，一个频率代表“0”；而另一个频率代表“1”。数据流被馈送到引脚RESELECT，这将引起AD9834在两个值之间进行载波频率调制。 AD9834有两个相位寄存器，使能这一部分则能完成PSK调制。同移位键控一样，载波频率是相位偏移量，相位能被一个数据改变，这个数据与输入调制器的比特流（编码信息流）有关。

AD9834也可作为信号发生器使用。与芯片上的比较器一起，芯片能够被用来产生方波。而且，由于芯片有很低的电流消耗，因此，AD9834还可以作为本机震荡器使用。

本实验电路原理如下：

图4-15 QPSK与DQPSK信号产生电路图

在实际电路图中，由EPF10K10LC84-4产生QPSK或DQPSK的逻辑信号，

再通过AD9834转换成实际QPSK或DQPSK信号。此外，AD8055起到功率放大作用，EPC2则起到存储器的作用。在实验中即基带信号由NRZ_IN（EPF10K10LC84-4的第18引脚 NRZ IN）送入后，再将EPF10K10LC84-4处理产生的QPSK或DQPSK的逻辑信号（EPF10K10LC84-4的第35引脚 AD9834 DATA）送入AD9834（见AD9834的第13引脚 AD9834 DATA），再将AD9834处理的结果连续信号输出（见AD9834的第20引脚AD9834_IOUTB），该连续信号经过AD 8055运放后（由AD 8055的第3引脚YF_3进入，由AD 8055的第6引脚YF_3输出），即得所需的实际QPSK或DQPSK信号。

此外，为防止FPGA芯片内程序断电丢失，EPC2芯片起到存储器的作用，即可将程序下载到EPC2芯片内，这样便防止了FPGA芯片内程序的断电丢失。

QPSK调制部分EPF10K10LC84-4芯片内部程序结构与管脚分配部分说明分别如下所示：

外接时钟信号分频选择内部时钟信号QPSK调制数字信号选择QDPSK调制关于AD9834程序SCLKFSYNCSDATA

25 27 28 29 30 35 36 37

图4-16 QPSK调制模块软件编程

AD9834_FSELEC AD9834_PSELEC AD9834_SIGN_BIT AD9834_FSYNC AD9834_SCLK AD9834_SDATA AD9834_SLEEP AD9834_RESET

16 17 18

IN_BS OUT_BS IN_NRZ

1 32.768M 49 50

19 21 22 23 24

38 39 43 47 48

USER IO 51，52，53，54 58，59，60，61 64，65，66，67 71，72

QPSK调制模块上各个输入输出点与与测试点的意义： BS_IN： QPSK_调制模块上外同步时钟信号的输入点。

BS_OUT： QPSK_调制模块自身产生同步时钟信号的输出测试点。 NRZ_IN： QPSK调制模块的基带数字信号。

SEL_BS_MOD 1:BS_IN 0:BS_OUT SEL_BS_FRE 1:32k 0:64k SEL_CAR 1:32K 0:1.024M SEL_MOD 1:I/Q 0:BI/BQ SEL_Angle 1:0 0:45 TEST_CAR TEST_I TEST_Q TEST_BI TEST_BQ SYS_RESET LED_RUN

QPSK：对基带数字信号调制所产生的QPSK连续频带信号。 TEST_CAR：载波测试点。

TEST_I：QPSK调制的一条支路信号测试点。 TEST_Q：QPSK调制的另一条支路信号测试点。 TEST_BI：DQPSK调制的一条支路信号测试点。 TEST_BQ：DQPSK调制的一条支路信号测试点。 QPSK_调制模块面板上各个跳线帽的意义： BS选择：上方BS_IN表示引入外同步时钟信号，

下方BS_OUT表示QPSK_调制模块自身产生同步时钟信号。

BS_OUT频率：上方32K表示QPSK_调制模块自身产生同步时钟信号频率

为32KHz，下方64K表示QPSK调制模块自身产生同步时钟信号频率为64KHz。

载波频率： 上方32K表示QPSK的调制频率为32KHz，下方1.024M表

示QPSK的调制频率为32KHz。

调制模式： 上方绝对表示QPSK调制，下方相对表示QDPSK调制。 初始相位： 上方0度表示采用00，900，1800，2700方案，下方45度表

示采用450，1350，2250，3150方案。

左上方跳线帽则表示是否选择EPC2存储器来存储FPGA程。置于左边表示采用EPC2存储器来存储FPGA程序，使得断电后程序不丢失。置于右边表示程序直接存放在FPGA芯片中，断电后程序将会丢失。

四、实验步骤

1、 关闭实验仪上的交流电源开关。

2、将QPSK-调制模块的BS选择跳线帽置于下方BS-OUT位置使QPSK-调制模块自身输出同步信号，再将SOURCE模块右边的跳线帽置于上方使A_OUT输出数字基带信号。

3、将SOURCE的A-OUT与QPSK-调制模块的NRZ-IN连接起来。打开电源开关与各个实验模块开关，观察并记录QPSK处的波形。

3、分别改变BS-OUT频率，载波频率，初始相位，绝对相对，重做该实验，

并相互比较。

4、改变信源信号，重复上述实验步骤。

五、实验报告

1、简述QPSK调制原理。

2、观察以上各种情况下的各信源信号波形与位同步信号波形以及最终的QPSK、DQPSK调制波形，并与原理对比分析说明。

3、试比较在其他参数都相同时，32K与1.024M不同的载波频率下调制信号波形的不同之处并说明原因。

4、画出原始基带信号与根据文中所提供的原理与芯片资料，试用VHDL或Verilog HDL语言重新编程实现OQPSK，?/4—DQPSK的调制（选做）。

实验五 QPSK与DQPSK解调实验

一、实验目的

在2PSK，2DPSK的学习基础上，掌握QPSK，以及以其为基础的QDPSK，OQPSK，?/4—DQPSK等若干种相关的重要解调方式的原理与电路实现方式，从而对多进制调相以及其解调方式有一定了解。

二、实验设备

1、“移动通信技术应用综合实训系统” 实验仪一台。 2、50MHz示波器一台。

3、实验模块：信源模块，QPSK-调制模块，QPSK-解调模块。

三、实验原理 一）基本原理 1、QPSK的解调

由于四相绝对移相信号可以看作是两个正交2PSK信号的合成，故它可以采用与2PSK信号类似的解调方法进行解调，即由两个2PSK信号相干解调器构成，其组成方框如下图所示。图中的并/串变换器的作用与调制器中的串/并变换器相反，它是用来将上、下支路所得到的并行数据恢复成串行数据的。

图5-1 QPSK解调电路原理框图

2、四相相对移相键控（QDPSK）的解调

QDPSK信号的解调方法与2DPSK信号解调类似，也有极性比较法和相位比较法两种方式。由于QDPSK信号可以两路2DPSK信号的合成。因此，解调时也可以分别按两路2DPSK信号解调。它们的框图分别如下所示。

图5-2 DQPSK极性比较法

相乘器 低通 滤波器 抽样 判决 码元 形成 ?/4相移 定时脉冲延迟T 并/串 变换 定时脉冲?/4相移 相乘器 低通 滤波器 抽样 判决 码元 形成

图5-3 DQPSK相位比较法

3、?/4—DQPSK的解调

?/4-DQPSK信号可以用相干检测﹑差分检测或鉴频器检测.

1）﹑基带差分检测

基带差分检测的框图如下所示。

cos(ωct+θ) LPF 解 码 电 路 LPF 判决 判决 并/串 变换 sin(ωct+θ)

图5-4 基带差分检测框图

对图形分析，本地正交载波cos(ωct+φ)和sin(ωct+φ)只要求与信号的未调载波ωc同频,并不要求相位相干,可以允许有一定的相位差θ,这个相位差是可以在差分检测过程中消去的.

设接收信号

Sk(t)=cos(ωct+Φk) kTs≤t≤(k+1)Ts

在同相支路,经与本地载波相乘,滤波后的低频信号为

Wk=(1/2)cos(Φk -θ)

在同相支路,经与本地载波相乘,滤波后的低频信号为 Zk=(1/2)sin(Φk -θ) 由调制电路图可知 Φk=arctan(Vk/Uk) 令解码运算规则为

Xk=WkWk-1+ZkZk-1; Yk=ZkWk-1-WkZk-1 可以得到

Xk=(1/4)cos(△Φk) Yk=(1/4)sin(△Φk)

通过解码电路的运算,消除了本地载波和信号的相差φ,使得X和Y仅与△θ相关.

根据调制时的相位跳变规则,可制定判决规则如下: Xk>0 判“+1” Xk<0 判“-1” Yk>0 判“+1” Yk<0 判“-1”

获得的结果,再经并/串变换之后,即可恢复所传输的数据. 2）、中频差分检测

中频差分检测的原理框图如下所示.

LPF 判决 带通滤波 Ts迟延并/ 串变换?/2相移 LPF 判 决

图5-5 中频差分检测原理框图

输入信号经两个支路相乘后的信号分别为 cos(ωct+Φk)·cos(ωc (t-Ts)+Φk-1) sin(ωct+Φk)·cos(ωc (t-Ts)+Φk-1)

经低通滤波后,所得上、下支路低频分量为(ωTs=2?n) Xk=(1/2)cos(Φk-Φk-1)=(1/2)cos(△Φk) Yk=(1/2)sin(Φk-Φk-1)=(1/2) sin(△Φk) 后面的判决过程与基带差分检测完全一样. 此方案的优点是不用本地产生载波. 3）﹑鉴频器检测

鉴频器是指信号经过平方根升余弦滚降的带通滤波器后进入硬限幅器,再经鉴频器和积分-采样-清除电路之后,用模2?检测器检测出两采样瞬间的相位差,从而可判决出所传输的数据.

可以证明,上述三种解调方式是等价的.

二）电路原理

QPSK

与DQPSK的解调电路图如下。

图5-6 QPSK与QDPSK解调电路图

电路说明：MC1496：模拟乘法器，起到平方器作用

CD4046：锁相环，能起到鉴相、环路滤波、压控振荡作用。 74LS123：单稳态触发器，起到移相器作用。

下图示出CD4046的电路方框功能图。在这个单片集成电路中，内含两个相位比较器，其中PD1是异或门鉴相器；PD2是边沿触发式鉴相器。另外电路中

含有一个VCO，一个前置放大器A1，一个低通滤波器输出缓冲放大器A2和一个内部5V基准稳压管。

从下图可看出，引脚（16）是正电源引入端；（8）脚是负电源端，在用单电源时接地；（6）脚，（7）脚外接电容C67；（11）脚外接电阻R11和C67决定了VCO的自由振荡频率；（12）脚外接电阻R12，它用作确定在控制电压为零时的最低振荡频率fomin ;(5)脚为VCO禁止端，当（5）脚加上“1”电平（即VDD）时，VCO停止工作，当为“0”电平（即VSS）时，VCO工作；（14）脚是PLL参考基准输入端；（4）脚是VCO输出；（3）是比较输入端；（2）和（13）脚分别是PD1和PD2的输出端；（9）脚是VCO的控制端；（10）是缓冲放大器的输出端；（1）脚和（2）脚配合可做锁定指示；（15）脚是内设5V基准电压输出端。

图5-7 CD4046原理图

为防止FPGA芯片内程序断电丢失，EPC2芯片起到存储器的作用，即可将程序下载到EPC2芯片内，这样便防止了FPGA芯片内程序的断电丢失。

QPSK解调部分EPF10K10LC84-4芯片内部程序结构与管脚分配部分说明分别如下所示：

同步同步数字载波串QPSK解调并调制数并字信号变选择串变载波信号换QDPSK解调换同步图5-8 QPSK与QDPSK解调程序框图

1 CLK_32M 16 BS_IN 18 NRZ 19 TEST_CARX 21 TEST_BI 22 TEST_BQ 23 TEST_I 24 TEST_Q 25 QPSK_DC 28 4046_VCO 29 OUT_IQB 30 RUN_LED 35 SYS_RESET 36 SEL_MOD USER IO

数字信号

47，48，49，50，51，52，53，54 58，59，60，61 64，65，66，67 71，72

QPSK解调模块上各个输入输出点与与测试点的意义：

IN_BS： QPSK_解调模块引入外同步时钟信号的输入点。

OUT_BS： QPSK_解调模块自身产生同步时钟信号的输出测试点。 OUT_NRZ: QPSK_解调模块解调后所产生的基带数字信号。 OUT_IQB： 寻找位同步的信号。

QPSK_IN： QPSK_解调所要处理的的QPSK或QDPSK连续频带信号。 TEST_CARX： 载波测试点。

TEST_MU： 乘法器输出信号测试点。

TEST_I： QPSK解调的一条支路信号测试点。 TEST_Q： QPSK解调的另一条支路信号测试点。 TEST_BI： DQPSK解调的一条支路信号测试点。 TEST_BQ： DQPSK解调的一条支路信号测试点。 GND： 接地。 QPSK_解调各个跳线帽的意义：

BS：上方BS_IN表示引入外同步时钟信号，下方BS_OUT表示QPSK_解调

模块自身产生同步时钟信号。

BS_OUT：上方32K表示QPSK_解调模块自身产生同步时钟信号频率为

32KHz，下方64K表示QPSK_DEMO3模块自身产生同步时钟信号频率为64KHz。

解调模式：上方绝对表示QPSK解调，下方相对表示QDPSK解调。 左上方跳线帽则表示是否选择EPC2存储器来存储FPGA程。置于左边表示采用EPC2存储器来存储FPGA程序，使得断电后程序不丢失。置于右边表示程序直接存放在FPGA芯片中，断电后程序将会丢失。

五、实验步骤

1、关闭实验仪上交流电源开关。

2、将SOURCE模块的最右端跳线帽置于下方，使A_OUT输出数字基带信号。 3．QPSK-调制模块的BS选择跳线帽置于下方BS-OUT位置，相应将QPSK-解

调的BS选择跳线帽置于上方BS_IN处。并把QPSK-调制模块的BS_OUT频率跳线帽置于下方64K处，载波频率跳线帽置于下方1.024M处，调制模式置于下方相对处，初始相位跳线帽置于上方0度处。相应将QPSK-解调模块的解调模式跳线帽置于下方相对处。 4、用导线分别连接以下叠插孔，完成基本信号的传输： SOURCE模块的A-OUT与QPSK-调制模块的NRZ-IN ； QPSK-调制模块的QPSK与QPSK-解调模块的QPSK-IN； 再用导线连接以下叠插孔，完成同步信号的传输： QPSK-调制模块的BS_OUT与QPSK-解调模块的IN _ BS；

5、打开电源开关与相应的实验模块开关，观察并记录基带信源信号，QPSK与QDPSK调制信号，接收数字信号。

6、改变BS-OUT频率，载波频率，初始相位，绝对相对，重做该实验，应注意QPSK-调制模块与QPSK-解调模块上跳线帽处选择的对应性。 7、改变信源信号的值，重复上述实验步骤。

六、实验报告

1、简述QPSK的调制解调原理与性质及应用。

2、画出以上各种情况下的各信源信号波形与位同步信号波形、QPSK与DQPSK调制波形以及最终解调所得的数字信号，并与原理对比分析说明。

3、画出原始基带信号与根据文中所提供的原理与芯片资料，试用VHDL或Verilog HDL语言重新编程实现OQPSK，?/4—DQPSK的调制与解调（选做）。

实验六 QPSK与DQPSK系统实验

一、 实验目的

1、掌握CVSD、QPSK调制解调以及位同步原理。 2、熟悉CVSD、QPSK的编程与电路实现。

二、实验设备

1、“移动通信技术应用综合实训系统” 实验仪一台。 2、50MHz示波器一台。

3、实验模块：信源模块，QPSK-调制模块，

QPSK-解调模块，信宿模块。

三、实验原理

本实验为一综合性及灵活性较强的系统，是对前面有关实验的加强，同时对于每一种传输原理也不做详细说明，只对每种传输方式进行框图描述，若有不明白的地方，请参阅前面有关章节或教材。

本实验的实验框图如下所示。

信源CVSD编码QPSK调制位同步信宿CVSD解码QPSK解调

在实际中，信源信号与位同步信号由SOURCE产生，CVSD编码也在

SOURCE中完成，QPSK调制与解调分别在QPSK_调制与QPSK_解调中完成，CVSD解码在TERMINAL中CVSD解码部分完成。

四、实验步骤

1、关闭实验仪上交流电源开关。

2、将SOURCE模块的MIC/SIN跳线帽置于下方SIN处，使得信源为正弦信号；将BS_IN/BS_OUT跳线帽置于左端BS_IN处，引入外同步信号；最右端跳线帽置于下方，使A_OUT输出CVSD编码信号。

3、QPSK-调制模块的BS选择跳线帽置于下方BS-OUT位置，相应将QPSK-解

调模块的BS选择跳线帽置于上方BS_IN处。并把QPSK-调制模块的BS_OUT频率跳线帽置于下方64K处，载波频率跳线帽置于下方1.024M处，调制模式置于下方相对处，初始相位跳线帽置于上方0度处。相应将QPSK-解调模块的解调模式跳线帽置于下方相对处。 4、用导线分别连接以下叠插孔，完成基本信号的传输： SOURCE模块的A-OUT与QPSK-调制模块的NRZ-IN； QPSK-调制模块的QPSK与QPSK-解调模块的QPSK-IN； QPSK-解调模块的OUT_NRZ(B)与TERMINAL模块的NRZ_IN； 再用导线连接以下叠插孔，完成同步信号的传输： QPSK-调制模块的BS_OUT与SOURCE模块的BS_IN； QPSK-调制模块的BS_OUT与QPSK-解调模块的IN _ BS； QPSK-调制模块的BS_OUT与TERMINAL模块的BS_IN；

5 打开电源开关与相应的实验模块开关，观察并记录基带信源信号，QPSK与DQPSK调制信号，最终接收信号。

6、将SOURCE模块MIC/SIN跳线帽置于上方MIC处，信源输入音频信号。 7、改变BS-OUT频率，载波频率，初始相位，绝对相对，重做该实验，应注意QPSK-调制模块与QPSK-解调模块上跳线帽处选择的对应性。

五、实验报告

1、简述QPSK与CVSD的原理与性质及应用。

2、画出不同情况下的原始模拟信号，CVSD编码信号，QPSK调制信号，QPSK解调信号，CVSD解码信号。分析说明误差原因，并提出改进方案。 3、画出原始基带信号与根据文中所提供的原理与芯片资料，试用VHDL或Verilog HDL语言重新编程实现OQPSK，?/4—DQPSK的调制与解调（选做）。

本文来源：https://www.bwwdw.com/article/kjzw.html