模拟集成电路设计实习讲义 - SCUT-自由下载

模拟集成电路设计实习培训内容介绍

培训目的

经过本培训，学员将会学到在模拟集成电路设计过程中的绝大部分环节。

1. 学会使用数模混合集成电路设计EDA工具进行简单的模拟集成电路设计的流程，包括

Cadence的Virtuoso原理图输入、版图设计，Cadence的Spectre电路仿真，及Mentor Graphics的Calibre版图规则检查（DRC）、电路图版图一致性检查（LVS）。

2. 学会使用三大常用的仿真方式（DC，AC，以及Transient）来对电路进行性能的验证与设

计参数的调整

培训内容

本培训首先设计一个运算放大器，在该放大器中采用了一个理想的电流源做偏置。接着设计一个带隙基准源（Bandgap reference）来提供这个运算放大器中用到的电流源，然后对整个电路进行仿真验证。整个电路Lab_top电原理图以及仿真激励如下图所示。 最后，参加培训的学员要求对所设计的Bandgap reference进行版图设计以及DRC、LVS检查，时间充裕的学员进一步设计运算放大器的版图及对其进行DRC/LVS的检查。

图 1-0 Lab_top 原理图

上图中的运算放大器（opam）电路如下图所示，值得注意的是，该运算放大器需要一个current sink做偏置，该current sink由上图中的NM1来提供。

其中的bandgap电路如下图。

这里看上去好像电压源并没有和电路直接连在一起，但是由于系统中所有标记相同的点电位都相同，所以，图中的这种接法等效于直接把V4接到电路的正负极。

Ibias

AnalogLib/isource/DC

V0与V1 AnlogLib/vsin

V4

AnalogLib/vsource/DC

VCM

AnalogLib/vsource/DC

图1-14 加入激励源后的图

二、Spectre仿真 (opam)

（1）直流分析(DC Analyses)

我们在共模输入管脚接一个可以调节的电压源VCM，使得这个电压源的电压从0升到高到3.3v然后我们测量output端的电压。 从图1-14中的Tools菜单->Analog Environment调出spectre

图2-1 spectre仿真界面

。 2-1 setup菜单->model librarys调出模型库设置窗口。 点击Browse找到使用的仿真文件“sm083006-1k.scs”， Section那栏填入：typical， 然后点击 ADD 。依次在Section栏中加入bjt, capacitor, diode,resistor并点击加入，结果如图：

图2-2 setup result

点击ok,回到spectre的主窗口。

提示：我们在创建库lab_practice的时候已经指定了工艺库为chrt35rf，因此这里的模型库是自动设置好的。

现在我们要进行dc分析的设置了，从analyses菜单->choose调出分析设置窗口。选择DC分析，变化类型选择Component Parameter，Component name 填入 VCM参数为dc ,变化范围是0到3.3（见图2-3）.

图2-3 dc分析设置

点击ok.回到了spectre主界面。到此，已经把仿真环境设置好了。现在我们要观察output端的波形，如何才能做到呢？从spectre的outputs菜单->to be plot->select from schematic,这个时候，会切换到schematic窗口，用鼠标点击一下output那条连线，看看发生了什么？

图2-4 select on the schematic

output端的颜色变了，标识出它的波形将会被显示，spectre的窗口已经变成了下面的

图4-5 电源抑制比仿真设置

图4-6 电源抑制比仿真结果

从仿真结果图4-6可知，在频率 < 1 kHz时，PSRR < -35 dB

五、总电路（调用bandgap和opam模块）：

将lab_practice库中的bandgap_simu单元copy成bandgap单元，打开bandgap单元电路，删除直流电压源和交流电压源，创建bandgap单元的Symbol。

在lab_practice库中创建顶层系统电路lab_top单元，然后调用bandgap和opam子电路，加上几个PMOS和NMOS管做镜像电流源缓冲，再加上直流电源（V0）、运放的差分共模电压（VCM）及差分输入交流信号激励（VINP、VINN），如图5-1所示。

注，lab_practice_demo中的lab_top中的两个差分输入信号有点错误，需要修改，将VINN的方向翻转180度，与VINP反向，并将AC phase由180度改为0度。

图5-1 使用bandgap模块和opam模块构成的电路总图

（1）先做瞬态仿真调静态偏置工作点

图5-2做瞬态仿真设置

图5-3 瞬态仿真输出波形选择NM1的漏端（可看NM1的漏极电流）及输出电压（out端）

图5-4 瞬态仿真波形

从图5-4可以看出，0.25us后NM1输出给opam的偏置电流基本保持在54.2 uA。输出电压V(out)则在不断变化，这是由于输入加了1 mV的差分正弦信号引起的。如果要看清楚V(out)的整个变化，只要将仿真截止时间拉长至10 mS以上就可以了，此时，输入激励以及输出响应如图5-5。请注意，输出响应out 的相位跟VINP是一致，跟VINN的相位是相反的。

图5-5 仿真时间为10mS的瞬态响应波形

（2）再做AC分析

图5-6 AC分析时VINP和VINN设置

由于在lab_top的连接图中，两个输入激励的连接是相反的，这样VINP和VINN就是幅度都为0.5 V但相位相反的正弦信号，从而差分信号（VINP-VINN）为幅值为1.0 V的正弦信号。

图5-7 AC仿真结果

图5-7中左边子窗口可以看出低频增益为365.93。用calculator工具对子窗口 2中的特性进行测量，测得其带宽为493.166 kHz，相位裕度PM = 54.11o

六、画版图

1. 先画bandgap模块，打开library manager，新建版图文件

图6-1 新建bandgap的版图文件

图6-2 进入版图编辑器界面

在版图界面选择Tools/Layout XL打开相应模块的schematic

图6-3 使用Layout XL进行原理图和版图的交互编辑

在Virtuoso XL Layout 中，选择菜单Create/Pick From Schematic，然后鼠标点击schematic中的元件，在layout编辑器中放入。

布图设计分为两步：元件布局与布线

在布局阶段需要根据原理图的设计考虑元件之间的匹配，此处建议的匹配方式：

（1） 两个三极管，本电路大小比为1：8，所以小的管放中间，大管分成8个相同的方块以小管为中心

均匀分布；

（2）电阻R16、R19、R20，RA=RB=10RC电阻匹配采用一维对称A1 B1 A2 B2…..A5 B5 C B6 A6 B7 A7…B10 A10

原理图中R20 (L/W=21.25um/2.5um)、R16 (L/W=192.85um/2.5um）、R19 (L/W=192.85um/2.5um)这三个电阻需匹配。故将R16和R19拆分成8段21.25um/2.5um再加上两段11.425um/2.5um，以R20为中心交叉对称放置于R20两边； (3) MA=MB=MC=2MD的MOS管匹配也采用一维对称 0.5MA 0.5MB 0.5MC MD 0.5MC 0.5MB 0.5MA;

原理图中的PM66、PM65、PM68、PM69这四个晶体管为镜像电流源，故需要较好匹配。各管的宽长比为PM66（5um/2um）、PM65（10um/2um）、PM68（10um/2um）、PM69（10um/2um），将这些管拉到版图界面后发现PM66的宽度和其他三个管的宽度不一样，这样很难匹配。故修改原理图，将PM65、PM68、PM69三个管的宽长比改为和PM66一样（5um/2um），同时将这三个管的multiplier设置为2，这样这三个管的实际宽长比相当于两个PM66的并联，即为10um/2um。这样布版图时就可以匹配了。

同样在原理图中有两个dummy MOS管，需要加到两边。

（4）参数相同的MOS管元件匹配：差分对，电流镜等。需要在原理图中将匹配的每个MOS管的宽度改为原来的一半，同时将multiplier设置为2，即拆成两个一半大小的MOS管的并联，且加上两个dummy管。当调到版图中按上面的方式对称布局。

（5）参数相同的电阻元件匹配：R15、R17。在版图中拆成两段长度为一半的电阻，记得在原理图中加入dummy元件。

将多个匹配的元件对齐：

首先将匹配的七个MOS版图水平对齐，方法是Edit/Others/Align然后弹出对齐设置窗口，按图6-7所示设置，然后点击Set New Reference，在Layout中先选中中间MOS版图作为对齐中心，然后依次点击其他六个MOS，这样这七个MOS管就水平对齐了（元件之间空隙为1.0 um）。

图6-7 元件对齐设置

接着垂直方向对齐电阻，这回将图6-7的Alignment direction选项中的Horizontal改为Vertical，Spacings改为3.0 um，点击Set New Reference，在Layout中先选择中间那个电阻作为参考位置，然后依次点击上面和下面的电阻，将它们全部对齐。

最后对齐九个三极管，先将中间三极管位置放好，然后用上面的方法水平和垂直对齐其他三极管，这里Spacings设置为3.0 um

所有的元件都放进来并对齐位置后，布局就完成了，接下来是布线。

为了将元件的衬底接到VDD或GND，以及对匹配的所有元件进行防干扰，所以对需要的管子加

guardring: PMOS管加well-guardring, NMOS管加p-guardring。

加方法（以pmos为例）：调出Layout XL，放置nwell层框将要加well-guardring的所有pmos框起来，选中nwell框，shift-G，双击nwell框之外的地方将guardring放好，按“s”（拉伸线条）将nwell框拉到围住guardring的内框，如图6-10所示。 nmos管加完p-guardring后，则将之前放置的nwell层框删除。

图6-10 给PM65、PM66、PM68、PM69四个PMOS加保护环（guardring）

2. 再画OPAM的版图，方法如画Bandgap。

为画版图方便，可以考虑将OPAM原理图中的M10a和M10b的长、宽都降低10倍，即改为：W10a=58um，L10=2um，Multiplier=2

原理图中所有需要匹配的元件都要拆成两个，并加上dummy元件。

Calibre的quickstart

注：如运行DRC和LVS时出现类似“error while compling rules”错误，则先修改下面两个文件：

1. 修改DRC规则文件，将/home/eda/wzh_lab/verify/drc/drcfile/yi046dr002_1k00/drc_header_1k_00 文件中

包含在INCLUDE /home/eda/ICPRJ/verify/drc …..等语句中的ICPRJ改成wzh_lab保存

2. 修改LVS规则文件，将 /home/eda/wzh_lab/verify/lvs/lvsfile/chrt035rf.sg.lvs.cal 文件中ICPRJ改成

wzh_lab保存

一、DRC

1. 先做bandgap的drc。

Virtuoso界面菜单最右边Calibre/Run DRC，出现如图1所示界面

图1 DRC运行界面

在wzh_lab/verify/drc目录中创建目录bandgap，然后将drc的工作目录设为bandgap目录，如图2所示。

然后按图2中的Run DRC按钮，稍等片刻，出现图3所示的DRC检查结果。

图2 设定工作目录和DRC文件

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