2012年计算机组成原理考研试题及参考答案

2012年计算机组成原理考研试题及参考答案

一、单项选择题，每小题2分。

1、基准程序A在某计算机上的运行时间为100秒，其中90秒为CPU时间，其余为I/O时间，若CPU速度提高50%，I/O速度不变，则运行基准程序A所耗费的时间是 A．55 B．60 C．65 D．70

2、在C语言中，int型占32位，short型占16位，若有下列语句

unsigned short x=65530； unsigned int y=x；

D．FFFF FFFA

128

则执行后，y的十六进制表示为 A．00007FFA B．0000FFFA C．FFFF 7FFA A．2

126

3、float类型（即IEEE754单精度浮点数格式）所表示的最大正整数是

-2

103

B．2

127

-2

104

C．2

127

-2

103

D．2-2

104

4、某计算机存储器按字节编址，采用小端方式存放数据，假定编译器规定int型和short型长度分别为32位和16位，并且数据按边界对齐存储。某C程序段如下： struct｛

int a； char b； short c；

｝record；

record．a=273；

若record变量的首地址为0xc008，则地址0xc008中内容及record．C的地址是 A．0x00、0xC00D B．0x00、0xC00E C．0x11、0xC00D D．0x11、0xC00E 5、下列关于闪存（Flash Memory）的叙述中，错误的是 A．信息可读可写，并且读、写速度一样快 B．存储元由MOS管组成，是一种半导体存储器 C．掉电后信息不丢失，是一种非易失性存储器

D．采用随机访问方式，可替代计算机外部存储器

6、假设某计算机按字编址，Cache有4个行，Cache和主存之间交换的块为2个存储字。若Cache的内容初始为空，采用2路组相联映射方式和LRU替换策略。访问的主存地址依次为0，4，8，2，0，6，8，6，4，8时，命中Cache的次数是

A．1 B．2 C．3 D．4 7、某计算机的控制器采用微程序控制方式，微指令中的操作控制字段采用字段直接编码法，共有33个微命令，构成5个互斥类，分别包含7、3、12、5和6个微命令，问操作控制字段至少有多少位 A．5 B．6 C．15 D．33 8、设某同步总线频率为100MHz，数据总线和地址总线共用一组总线，32位宽，存储字长也是32位。传送一次地址或者一次数据需要一个时钟周期，采用猝发式发送，则传送128位数据需要的时间是 A．20ns B．40ns

C．50ns

D．80ns

9、下列关于USB总线的说法中，错误的是 A．支持热插拔、即插即用

B．可通过级联方式连接多台外部设备 C．是一种通信总线，可连接不同外设

D．数据传输率高，可以同时传输两位数据

1

2012年计算机组成原理考研试题及参考答案

10、下列选项中，在I/O总线的数据线上传输的信息包括

Ⅰ．I/O接口中的命令字 Ⅱ．I/O接口中的状态字 Ⅲ．中断类型号 A．仅Ⅰ、Ⅱ B．仅Ⅰ、Ⅲ C．仅Ⅱ、Ⅲ D．Ⅰ、Ⅱ、Ⅲ

11、响应外部中断的过程中，中断隐指令完成的操作，除保护断点外，还包括

Ⅰ．关中断 Ⅱ．保存通用寄存器的内容 Ⅲ．形成中断服务程序入口地址并送PC A．仅Ⅰ、Ⅱ

B．仅Ⅰ、Ⅲ

C．仅Ⅱ、Ⅲ

D．Ⅰ、Ⅱ、Ⅲ

答案：DBDDA CCCDD B

二、综合应用题。

1、（11分）假设某计算机的CPU主频为80MHz，CPI为4，并且平均每条指令访存1.5次，主存与Cache之间交换的块大小为16B，Cache的命中率为99%，存储器总线带宽为32位。请回答下列问题。

（1）该计算机的MIPS数是多少？平均每秒Cache缺失的次数是多少？在不使用DMA传送的情况下，主存带宽至少达到多少才能满足CPU的访存要求？

（2）假定在Cache缺失的情况下访问主存时，存在0.0005%的缺页率，则CPU平均每秒产生多少次缺页异常？若页面大小为4KB，每次缺页都需要访问辅存，访问磁盘时DMA传送采用周期挪用方式，磁盘I/O接口的数据缓冲寄存器为32位，则磁盘I/O接口平均每秒发出的DMA请求次数至少是多少？

（3）CPU和DMA控制器同时要求使用总线传输数据时，应该先响应谁的请求？并说明理由。

（4）为了提高访存效率，存储器采用4体低位交叉存储器，即每1/4周期启动一个存储体，每个存储体传输周期为50ns，则主存带宽是多少？

答案要点：

（1）平均每秒CPU执行的指令数为80M/4=20M，故MIPS数为20；（1分）

平均每秒Cache缺失的次数为：20M*1.5*（1-99%）=300 000=300K；（1分）

当Cache缺失时，CPU访问主存，主存与CPU之间以块为单位传送数据，此时，主存带宽为：16B*300k/s=4.8MB/s。在不考虑DMA传输的情况下，主存带宽至少达到4.8MB/s才能满足CPU的访存要求。（2分） （2）平均每秒钟“缺页”异常次数为：300 000*0.0005%=1.5次；（1分）

因为存储器总线带宽为32位，所以，每传送32位数据，磁盘控制器发出一次DMA请求，故平均每秒磁盘DMA请求的次数至少为：1.5*4KB/4B=1.5K=1536。（2分） （3）CPU和DMA控制器同时要求使用存储器总线时，DMA请求优先级更高；（1分） 因为，若DMA请求得不到及时响应，I/O传输数据可能会丢失。（1分） （4）4体交叉存储模式能提供的最大带宽为：4*4B/50ns=320MB/s。（2分）

2、（12分）．．．在某计算机系统中int型为32位，short型为16位。下表中给出了指令系统中部分指令格式，其中Rs，Rd表示寄存器，mem表示存储器，（x）表示寄存器x或存储单元x的内容。

名称 加法指令 算术/逻辑左移 指令系统中部分指令格式

指令的汇编格式 指令含义 ADD Rs, Rd SHL Rd 2

(Rs)+(Rd)->Rd 2*(Rd)->Rd 2012年计算机组成原理考研试题及参考答案

算术右移 取数指令 存数指令 SHR Rd LOAD Rd, mem (Rd)/2->Rd (mem)->Rd STORE Rs, mem (Rs)->mem 采用5段流水方式执行指令，各流水段分别是取指（IF）、译码/读寄存器（ID）、执行/计算有效地址（EX）、访问存储器（M）和结果写回寄存器（WB），流水线按照“按序发射，按序完成”方式，没有采用转发技术处理数据相关，并且同一寄存器的读和写操作不能在同一个时钟周期内进行。请回答下列问题。

（1）short型变量x的值是 -513，存放在寄存器R1中，则执行“SHR R1”后，R1中的内容是多少？（用十六进制表示）

（2）在某个时间段内，有连续的4条指令进入流水线，在其执行过程中没有发生指令段阻塞，则执行这4条指令所需的时钟周期数为多少？

（3）高级语言程序中某赋值语句为x=a+b，x、a和b均为int型变量，它们的存储单元地址分别表示为[x]、[a]和[b]。语句对应的指令序列及其在指令流．．．中的执行过程如下图所示。 I1 I2 I3 I4 1 IF 2 ID IF 3 EX ID IF 4 M EX 5 WB M 6 WB I1 LOAD R1, [a] I2 LOAD R2, [b] I3 ADD R1, R2 I4 STORE R2, [x] 时间单元 7 ID IF 8 EX 9 M 10 WB 11 ID 12 EX 13 M 14 WB 指令序列及其执行过程示意图

指令I3的ID段被阻塞、I4的IF段被阻塞的原因分别是什么？

若要计算x=x*2+a，试模仿上述例子，给出相应的指令序列，并画出流水序列过程示意图，并计算执行上述指令至少需要多少个时钟周期。

答案要点：

（1）x的机器码为[x]补=1111 1101 1111 1111B，即指令执行前（R1）=FDFFH，右移1位后为1111 1110 1111 1111B，即指令执行后（R1）=FEFFH。（2分） 【评分说明】仅正确写出指令执行前的（R1）可给1分。

（2）至少需要4+（5-1）=8个时钟周期数。（2分）

（3）I3的ID段被阻塞的原因：因为I3与I1和I2都存在数据相关，需等到I1和I2将结果写回寄存器后，I3才能读寄存器内容，所以I3的ID段被阻塞。（1分） I4的IF段被阻塞的原因：因为I4的前一条指令I3在ID段被阻塞，所以I4的IF段被阻塞。（1分）

（4）因2*x操作有左移和加法两种实现方法，故x=2*x+a对应的指令序列为

I1 LOAD R1, [x] I2 LOAD R2, [a]

I3 SHL R1 //或者 ADD R1, R1 I4 ADD R1, R2 I5 STORE R2, [x]

3

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【评分说明】指令正确给2分；其他正确答案同样给分；部分正确，酌情给分。 这5条指令在流水线中的执行过程如下图所示。（3分）

指令 I1 I2 I3 I4 I5 IF ID IF EX ID IF M EX WB M WB ID IF EX M WB ID IF EX M WB ID EX M WB 1 2 3 4 5 6 7 8 时间单元 9 10 11 12 13 14 15 16 17 故执行x=2*x+a语句最少需要17个时钟周期。（1分）

4

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