北京理工大学数字系统与设计实验报告 - 图文

本科实验报告

实验名称： 数字系统设计与实验（软件部分）

实验时间：课程名称： 数字系统设计与实验（软件部分） 任课教师： 实验教师： 学生姓名： 学号/班级： 学 院： 专 业：

实验地点： □ 原理验证 实验类型： □ 综合设计 □ 自主创新 组 号： 同组搭档： 成 绩：

数字系统设计与实验（软件部分）

实验一 QuartusII 9.1软件的使用

一、实验目的

1、通过实现简单组合逻辑电路，掌握QUARTUSII 9.1软件的使用；

2、编程实现3-8译码电路以掌握VHDL组合逻辑的设计以及QUARTUSII 9.1软件的使用。；

二、实验内容

1、3-8译码电路VHDL组合逻辑的设计

A、3-8译码电路真值表 输入 D2 0 0 0 0 1 1 1 1 1 0 0 1 1 0 0 1 1 D0 0 1 0 1 0 1 0 1 D7 0 0 0 0 0 0 0 1 Q6 0 0 0 0 0 0 1 0 Q5 0 0 0 0 0 1 0 0 Q4 0 0 0 0 1 0 0 0 Q3 0 0 0 1 0 0 0 0 输出 Q2 0 0 1 0 0 0 0 0 Q1 0 1 0 0 0 0 0 0 Q0 1 0 0 0 0 0 0 0 QB、功能仿真波形图：

C、时序仿真波形图：

2

数字系统设计与实验（软件部分）

D、VHDL代码 library ieee;

use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all;

entity decoder3_8 is port(en:in std_logic;

sel:in std_logic_vector(2 downto 0); qout:out std_logic_vector(7 downto 0)); end decoder3_8;

architecture beha of decoder3_8 is

signal sina_in:std_logic_vector(2 downto 0); signal sina_out:std_logic_vector(7 downto 0); begin sina_in<=sel;

process(sina_in,en) begin

if(en='0')then case sina_in is

when\

3

数字系统设计与实验（软件部分）

when\ when\ when\ when\ when\ when\ when\ when others=>sina_out<=\ end case; end if; qout<=sina_out; end process; end beha;

2、共阳极七段译码器VHDL组合逻辑的设计

A、共阳极七段译码器管脚分布及电路结构

abgfedc

如下如所示:显示0时，a,b,c,d,e,f管脚接低电平，g管脚接高电平点亮的二极管会显示数字0 。如图所示：

4

数字系统设计与实验（软件部分）

VCCVCC5VCAU4ABCDEFG01234567

B功能仿真波形图：

C时序仿真波形图：

5

本文来源：https://www.bwwdw.com/article/jvyf.html