计算机组成原理总结

计算机组成原理总结

第一章

计算机结构是对程序员可见的系统属性，这些特性对程序的运行逻辑有直接的影响。

计算机组织指计算机系统的各操作部件以及按照“计算机结构”的特性要求各部件的连接方式 冯.诺依曼计算机特征：1、计算机内信息（数据和控制信息）用二进制表示。2、计算机硬件由五大部分组成。3、计算机的工作原理：存储程序的工作原理.4. 指令由操作码和地址码组成.5.指令在存储器中按执行顺序存放,由PC指明要执行的指令所在的单元地址,一般按顺序递增,但可按运算结果或外界条件而改变.6.机器以运算器为中心. 总线按功能划分可分为CPU内部总线、局部总线、系统总线、外总线，按时序可分为同步总线和异步总线，按数据传送方式划分可分为并行总线和串行总线，按传送方向可分为单向总线和双向总线，按信息类型分为数据总线、地址总线、控制总线。 以CPU为中心的双总线结构：优点：总线上的负载不重，速度较高，缺点：增加了CPU的开销，降低了CPU的性能。

单总线结构：各部件通过一组总线相连，优点：简化操作，便于系统的扩展，CPU的效率提高了。缺点：对总线的速率要求高了，负担重，而且控制管理也更复杂了。

机器语言：有二进制代码表示的指令（操作码、地址码）组成

组成计算机的基本部件有中央处理器（CPU包括运算器和控制器，用于处理数据和控制程序（指令流）的执行，发出执行每条指令所需要的控制信号）、存储器（起存储、缓冲、传递信息的作用）和输入输出设备（输入设备用来输入原始数据和处理这些数据的程序，输出设备用来输出计算机的处理结果），各部分是有总线联系的

光传输系统的组成：1、传输介质（传输线）为光缆 2、光源是发光二极管LED或激光二极管（前者的传输为几千米，后者为100千米） 3、接受信号的检测器利用光电二极管检测信号 字长：一般与运算器中的二进制位数相等 计算机系统可分为的几个层次

第二章

▲★超前进位思想：先行进位解决的问题是进位的传递速度。其基本思想是：让各位的进位与低位的进位无关，仅与两个参加操作的数有关。由于每位的操作数是同时给出的，各进位信号几乎可以同时产生，和数也随之产生，所以先行进位可以提高进位的传递速度，从而提高加法器的运算速度。 例：一个16位的ALU部件，要实现组内并行，组间并行运算。 所需器件为：74181芯片四块，74182一块。

74181:

CIII74182CIIGIIPII17158CIGIPI17158C0实现算术逻辑运算及组内并行

。

GIVPIVGIIIPIII17151715741818741818741817418174182：接收了组间的辅助函数后产生组间的并行进位信号CIII 、CII 、CI，分别将其送到各小组的加法器上。

计数器按时钟作用方式来分，有同步计数器和异步计数器；按计数顺序来分，有二进制、十进制两大类

寄存器是计算机的一个重要部件，用于暂存数据、指令等。它由触发器和一些控制门组成。在寄存器中，常用的是正边沿触发D触发器和锁存器。

1

阵列”是指逻辑元件在硅芯片上以阵列形式排列 ROM（只读存储器）主要由全译码的地址译码器和存储单元体组成，前者是一种“与”阵列，后者则是“或”阵列 PLA（可编程序逻辑阵列）的与阵列、或阵列都是用户可编程的

GAL（通用阵列逻辑）在它的输出有一个逻辑宏单元，通过对它的编程，可以获得多种输出形式

号位fS1 ，fS2 。正数的双符号位为00，负数的双符号位为11。符号位参与运算，当结果的两个符号位fS1 ，fS2 不相同时，为溢出

浮点数（N=M*RE）规格化：当R＝2，且尾数值不为0时，其绝对值应大于或等于(0.5)10 机器零：当一个浮点数的尾数为0(不论阶码是何值)，或阶码的值比能在机器中表示的最小值还小时，计算机都把该浮点数看成零值 数据0有唯一的移码和补码编码

正数补码移位规则：数符不变（单：符号位不变；双：第一符号位不变）。空位补0（右移时第二符号位移至尾数最高位）。

负数补码移位规则：1数符不变（单：符号位不变；双：第一符号位不变）。2左移空位补0 3右移空位补1（第二符号位移至尾数最高位）。

舍入方法：1、0舍1入（原码、补码） 2、末位恒1（原码、补码）

原码一位乘法运算规则：（1）操作数、结果用原码表示；（2）绝对值运算，符号单独处理；（3）被乘数(B)、累加和(A)取双符号位；（4）乘数末位(Cn)为判断位，其状态决定下步操作；（5）作n次循环（累加、右移）。

补码一位乘法（比较算法）运算规则：

第三章

▲在原码、反码和补码中，补码对0的表示有一种形式，原码、反码对0的表示有两种形式 ▲一位十进制数，用BCD码表示需要4位二进制码，用ASCII码表示需7位二进制码

有权码：表示一位十进制数的二进制码的每一位有确定的权。

无权码:表示二个十进制数位的二进制码的每一位没有确定的权。

8421码修正方法：如果两个一位BCD码相加之和小于或等于(1001)2,即(9)10,不需要修正;如相加之和大于或等于(10)10,要进行加6修正,并向高位进位,进位可以在首次相加或修正时产生。 余3码是在8421码基础上，把每个编码都加上0011而形成的。其运算规则是：当两个余3码相加不产生进位时，应从结果中减去0011；产生进位时，应将进位信号送人高位，本位加0011。

格雷码（循环码）的编码规则：任何两个相邻编码只有一个二进制位不同，而其余三个二进制位相同。其优点是从一个编码变到下一个相邻编码时，只有l位发生变化，用它构成计数器时可得到更好的译码波形。格雷码的编码方案有多种，表3．3给出两组常用的编码值。

机器数有三种表示方式：原码、补码和反码。机器数的长度受字长限制。 当字长为n时,补码表示范围: 小数: -1~+(1-2-（n-1）) 整数: -2n-1~+(2n-1-1 )

溢出：当运算结果超出机器数所能表示的范围时。显然，两个异号数相加或两个同号数相减，其结果是不会溢出的。仅当两个同号数相加或者两个异号数相减时，才有可能发生溢出的情况

判断溢出的方法：1、当符号相同的两数相加时，如果结果的符号与加数(或被加数)不相同，则为溢出2、当任意符号两数相加时，如果C＝Cf ，运算结果正确，其中C为数值最高位的进位，Cf 为符号位的进位。如果C≠Cf ，则为溢出3、采用双符

(1)A、B取双符号位，符号参加运算；(2)C取单符号位，符号参加移位，以决定最后是否修正； (3)C末位设置附加位Cn+1，初值为0，CnCn+1组成判断位，决定运算操作；(4)作n步循环,若需作第n+1步,则不移位,仅修正。

原码两位乘法运算规则：（1）绝对值相乘，符号单独处理。（2）A、B取三符号位。（3）C取双符号位，参加移位；C尾数凑足偶数位。（4）CJ初值为0，根据每步操作决定其状态，不参加移位。 （5）作1/2n步循环；若需增加一步，则该步只还帐，不移位。

定点原码一位除法有恢复余数法和加减交替法两种方法

2

原码不恢复余数法（加减交替法）：ri+1=2ri+(1-2Qi)Y（ri为正，则Qi为1，第i+1步作2ri-Y；

ri为负，则Qi为0，第i+1步作2ri+Y。） 运算规则：1）A、B取双符号位，X、Y取绝对值运算，X < Y 。（2）根据余数的正负决定商值及下一步操作。（3）求n位商，作n步操作；若第n步余数为负，则第n+1步恢复余数，不移位。 跳0跳1除法运算规则： ①如果R≥0,且R的高K个数位均为0,则本次直接得商1后跟K-1个0，R左移K位后,减去除数D,得新余数。②如果余数R<0,且R的高K个数位均为1,则本次商为0后跟上述①、②条件中的K为1时,每次只能求得一位商。

▲规格化处理规则：当结果尾数的两个符号位的值不同时,表明尾数运算结果溢出。此时应使结果尾数右移一位,并使阶码的值加1,这被称为向右规格化,简称右规。当尾数的运算结果不溢出,但最高数值位与符号位同值,表明不满足规格化规则,此时应重复地使尾数左移、阶减减1,直到出现在最高数值位上的值与符号位的值不同为止,这是向左规格化的操作,简称左规

例题：两浮点数相加，求X+Y。

已知：X＝2010 · 0.11011011， y＝2100 · (-0.10101100)

解：X和Y在机器中的浮点补码表示形式为(双符号位)：

阶符 阶码 数符 尾数 X： 0 0 0 1 0 0 0 1 1 0 1 1 0 1 1 Y： 0 0 1 0 0 1 1 0 1 0 1 0 1 0 0 计算过程：①对阶操作

阶差ΔE＝[Ex]补+[-EY]补=00010+11100=11110 X阶码小，Mx右移2位，保留阶码E＝00100。 [Mx]补=00 00 110 110 11 下划线上的数是右移出去而保留的附加位。 ②尾数相加 [Mx]

补

+[MY]

补

=000011011011+1101010100=111000101011。 ③规格化操作：结果的符号位与最高数值位同值,应执行左规处理,结果为11 00010101 10, 阶码为00 011。 ④舍入：附加位最高位为1，采用0舍1入法处理，在所得结果的最低位+1，得新结果： [M]补=1100010110，M： - 0．11101010。

⑤判溢出

阶码符号位为00，故不溢出、最终结果为： X+Y=2010 · (-0．11101010)

定点运算部件由算术逻辑运算部件ALU、若干个寄存器、移位电路、计数器、门电路等组成。 ▲运算器的主要功能是进行逻辑运算和算术运算 ▲算术/逻辑运算单元74181ALU可完成16种算术运算功能和16种逻辑运算功能

ALU部件主要完成加减法算术运算及逻辑运算。 运算器的功能与组成概括为如下三句话：运算器，三大块（功能和组成），运算（ALU）、暂存（通用寄存器组）、乘除快（乘商寄存器），多路选通连起常用的数据校验码是奇偶校验码、海明校验码和循环冗余校验码。 （码距为1的不能校验） ▲在检错码中，奇偶校验法能否定位发生错误的信息位？是否具有纠错功能？

奇偶校验法不能定位发生错误的信息位，也不具有纠错功能。奇偶检验法是为一个字节补充一个二进制位，用设置校验位的值为0或1，使字节的8位和该校验位含有1值的个数为奇数或偶数。有当1的个数的奇偶性变化时，才能发现错误，并且只能发现一位错误奇数个位数，不能发现偶数个位数，也无法定位发生错误的信息位，更无法就错 奇偶校验实现原理:是使码距由1增加到2。通常是为一个字节补充一个二进制位，称为校验位，用设置校验位的值为0或1，使字节的8位和该校验位含有1值的个数为奇数或偶数。在使用奇数个1的方案进行校验时，称为奇校验，反之，则称为偶校验。

海明校验特点：能检测出二位同时出错、亦能检测出一位出错并能自动纠错。

实现原理：在k个数据位之外加上r个校验位，从而形成一个k十r位的新码字，当某一位出错后，就会引起相关的几个校验位的值发生变化，从而达到检错、纠错的目的。

★例题：求信息码01101110的海明校验码，画出能指示和纠正1位出错位的海明校验逻辑电路。 (1)求信息码01101110的海明校验码 ①确定海明校验位的位数：

设R为校验位的位数，则整个码字的位数应满足不等式N=K+R<=2R-1。

设R=3，则23-1=7，N=8+3=11,不等式不满足:设R=4，则 24-1=15，N=8+3=11,不等式满足。所以

K-1个1,R左移K位后,加上除数D，得新余数。 来（以便构成一个能协同运行的运算器整体）。

3

R最小取4。

②确定校验位的位置：位号(1—12)为2的权值的那些位，即 :20、21、22、23的位置作为校验位，记作P1、P2、P3、P4，余下的为有效信息位。即： 1 2 3 4 5 6 8 9 10 11 12 P1 P2 D0 P3 D1 D2 D3 P4 D4 D5 D6 D7

③分组：有4个校验位，将12位分4组，第I位由校验位号之和等于I的那些校验位所校验。

循环冗余校验码（CRC）：原理:将收到的循环校验码用约定的生成多项式G(x)去除，如果码字无误则余数应为0，如有某一位出错，则余数不为0，不 同位数出错余数不同。

④校验位的形成：

P1=第一组中的所有位(除P1外)求异或：D7 ⊕D6 ⊕ D4 ⊕ D3 ⊕ D1=0 ⊕1 ⊕0 ⊕1 ⊕1=1 P2=第一组中的所有位(除P2外)求异或：D7 ⊕D5 ⊕ D4 ⊕ D2 ⊕ D1=0 ⊕1 ⊕0 ⊕1 ⊕1=1 P3=第一组中的所有位(除P3外)求异或：D6 ⊕D5 ⊕ D4 ⊕ D0=1 ⊕1 ⊕0 ⊕0=0

P4=第一组中的所有位(除P4外)求异或：D3⊕ D2⊕ D1⊕ D0=1 ⊕1 ⊕1 ⊕0=1

所以，信息码01101110的海明校验码为110011011110。 (2)校验原理

在接收端分别求G1、 G2、G3、 G4

G1=P1⊕第一组中的所有位求异或 =P1⊕ D7 ⊕D6 ⊕ D4 ⊕ D3 ⊕ D1

G2=P2⊕第二组中的所有位求异或 =P2⊕ D7 ⊕D5 ⊕ D4 ⊕ D2 ⊕ D1

G3=P3⊕第三组中的所有位求异或 =P3⊕ D6 ⊕D5 ⊕ D4 ⊕ D0

G4=P4⊕第四组中的所有位求异或 =P4⊕ D3⊕D2⊕ D1 ⊕ D0

当G1 G2G3 G4=0000时，接收的数无错，否则 G1 G2G3 G4的二进制编码即为出错位号，例如 G1 G2G3 G4=1001说明第9位出错，将其取反，即可纠错。根据此原理，指出和纠正1位出错位的海明校验逻辑电路如图2.1所示。 海明校验逻辑电路图：

1.写出下列数据规格化浮点数的编码(设l位符号位，阶码为5位移码，尾数为10位补码)。 (1)+111000 (2)-10101（3)+0.01011

纠错依据:余数与出错位的对应关系是不变的，只与码制和生成多项式有关。 例题 习题：

4

(1) +111000=26×0.111000 较快,作主存。DRAM是通过把电荷充积到MOS管

符号位为0；

的栅极电容或专门的MOS电容中去来实现信息存储的。→▲再生：为了保证存储信息不遭破坏，必须在电荷漏掉以前就进行充电，以恢复原来的电荷。把这一充电过程称为再生，或称为刷新。对于DRAM，再生一般应在小于或等于2ms的时间内进

行一次。

SRAM与DRAM的比较： 存储信息 破坏性读出

需要刷新 行列地址 运行速度 集成度 发热量 存储成本

位扩展指的是用多个存储器器件对字长进行扩充。（方法:位扩展的连接方式是将多片存储器的地址、片选CS、读写控制端R／W相应并联，数据端分别引出。）字扩展指的是增加存储器中字的数量。（方法:静态存储器进行字扩展时，将各芯片的地址线、数据线、读写控制线相应并联，而由片选信号来区分各芯片的地址范围。）

例: 4个16KX8位静态芯片组成64KX8位存储器。

例: 4个16KX8位静态芯片组成64KX8位存储器

SRAM 触发器 非 非 同时送 快 低 大 高 DRAM 电容 是 需要 分两次送 慢 高 小 低 6的阶码移码表示为10110；尾数补码为1110000000，所以+111000规格化浮点数的编码为0 10110 1110000000

(2)-10101=25×（-0.10101）符号位为1；5的阶码移码表示为10101；尾数补码为0101100000，格化浮点数的编码为1 10101 0101100000

(3) +0.01011=2-1×0.1011符号位为0；-1的阶码移码表示为01111；尾数补码为1011000000，所以+0.01011的规格化浮点数的编码为0 01111 1011000000

2.在浮点数编码表示中基数在机器数中不出现，是隐含的。

3.浮点数的表示范围和精度取决于阶码的位数和尾数的位数

4.用变形补码计算 X-Y ，X+Y，并判别结果的正确性。设：X=0.11011，Y=-0.10010

[X]补=0011011 [Y]补=1101110 [-Y]补=0010010 [X]补+[-Y]补=0101101 溢出

[X]补+[Y]补=0001001 无溢出 X+Y = 0.01001

第四章（重点是存储器画图及例题）

▲外存储器与内存储器相比，外存储器速度慢，容量大

▲ＣＰＵ对存储器的访问包括读和写两类

▲存储器和CPU连接时，要完成地址总线的连接，数据总线的连接和控制总线的连接，方能正常工作 除了RAM以外，即使停电，仍能保持其内容，称之为“非易失性存储器”，而RAM为“易失性存储器”。

主存储器的主要技术指标：存储容量、存储速度、功耗、可靠性、性能/价格比

半导体存储芯片的组成：1.存储体2.地址译码器3.控制逻辑电路4.数据缓冲器

★静态存储器SRAM（双极型、静态MOS型）：依靠双稳态电路内部交叉反馈的机制存储信息。SRAM是以双稳态电路为存储单元的

★动态存储器DRAM（动态MOS型）：依靠电容存储电荷的原理存储信息。功耗较小,容量大,速度

5

注意刷新与重写的区别：重写是破坏性读出后重写，以恢复原来的信息。 刷新是“读出”方式的刷新非破坏性读出的动态M，需补充电荷以保持原来的信息。刷新逻辑(专门处理)

刷新方式：集中式刷新和分布式刷新

例题：1、由Intel2114(1KX4位)芯片组成容量为4KX8位的主存储器的逻辑框图,说明地址总线和数据总线的位数，该存储器与8位字长的CPU的连接关系。

解：此题所用芯片是同种芯片。

（1）片数=存储器总容量（位）/芯片容量（位）=4K*8/（1K*4）=8（片）

（2）CPU总线（由存储器容量决定） 地址线位数=log2(字数)=log2(4K)=12(位) 数据线位数=字长=8（位） （3）芯片总线（由芯片容量决定） 地址线=log2(1K)=10(位) 数据线=4（位）

（4）分组（组内并行工作，cs连在一起，组间串行工作，cs分别连接译码器的输出）。

组内芯片数=存储器字长/芯片字长=8/4=2（片） 组数=芯片总数/组内片数=8/2=4（组） （5）地址分配与片选逻辑

2、某半导体存储器，按字节编址。其中，0000H -07FFH为ROM区，选用EPROM芯片（2KB/片）；0800H-13FFH为RAM区，选用RAM芯片（2KB/片和1KB/片）。地址总线A15-A0（低）。给出地址分配和片选逻辑。 1.计算容量和芯片数

ROM区：2KB RAM区：3KB 共3片 2.地址分配与片选逻辑

存储空间分配：先安排大容量芯片（放地址低端），再安排小容量芯片。便于拟定片选逻辑。

3、用8K×8位的ROM芯片和8K×4位的RAM芯片组成存储器，按字节编址，其中RAM的地址为0000H～5FFFH，ROM的地址为6000～9FFFH，画出此存储器组成结构图及与CPU的连接图。 解：计算容量、芯片数量： RAM

的

地

址

范

围

展

开

为

0000000000000000~0101111111111111， A12-----A0从0000H～1FFFH，容量为：8K，高位地址A15A14A13，从000-010，所以RAM的容量为8K× 3=24K。 RAM的容量是24K ×8，需8K ×4的芯片6片。

ROM的末地址-首地址=9FFFH-6000H=3FFFH，所以ROM的容量为214=16K。ROM的容量是16K ×8，需

8K×8 的芯片2片。 ROM的地址范围展开为0110 0000 0000 0000~1001 1111 1111 1111，高位地址A15A14A13，从011~100。存储器的组成结构图及与CPU的连接如图所示。

(6)连接方式:扩展位数,扩展单元数,连接控制线

6

(1)ROM存储器区域和RAM存储器区域的地址范围分别为多少?

(2)画出存储器控制图及与CPU的连接图。 解：（1）ROM的首地址为0000H，ROM的总容量为2K×8；

RAM的末地址为3FFFH，RAM的总容量为8K×8，所以首地址为：2000H。

4、存储器分布图如下面所示（按字节编址），现有芯片ROM 4K×8和RAM 8K× 4，设计此存储器系统，将RAM和ROM用CPU连接。

解：RAM1区域是8K×8，需2片8K×4的芯片；RAM2区域也是8K×8，需2片8K× 4的芯片；ROM区域是8K×8，需2片4K8的芯片。地址分析如下：

以内部地址多的为主，地址译码方案为：用A13来选择，当A13=1时选RAM，当A13A12A11=000时选ROM，如图所示。

以内部地址多的为主，地址译码方案为：用A14A13作译码器输入，则Y0选RAM1，Y1选RAM2，Y3选ROM，当A12=0时选ROM1，当A12=1时选ROM2，扩展图与连接图如图所示。

6、用8K× 8位的ROM芯片和8K×4位的RAM芯片组成存储器，按字节编址，其中RAM的地址为2000H~7FFFH，ROM的地址为9000H~BFFFH，画出此存储器组成结构图及与CPU的连接图。 解：RAM的地址范围展开为

001 0000000000000~011 11111111111， A12----A0从0000H~1FFFH，容量为8K，高位地址从001~011

所以RAM的容量为8K×3=24K。

RAM用8K×4的芯片组成，需8K×4的芯片共6片。 ROM的地址范围展开为

1001 000000000000~1011 111111111111， A11----A0从000H~FFFH，容量为4K，

▲★5、用8K×8的RAM芯片和2K×8的ROM芯片设计一个10K×8的存储器，ROM和RAM的容量分别为2K和8K，ROM的首地址为0000H，RAM的末地址为3FFFH。

高位地址A15A14A13A12,从1001~1011，所以ROM的容量为4K×3=12K。ROM用4K×8的芯片组成，需4K×8的芯片3片。

7

RISC的指令系统具有下述一些特点（CISC不具备） 主要是头四点

1、 优先选取使用频率最高的一些简单指令，以及

一些很有用但不复杂的指令。避免复杂指令。 2、 指令长度固定，指令格式种类少，寻址方式种

地址译码方案：用A15A14A13A12作译码器输入，则Y2和Y3选RAM1，Y4和Y5选RAM2 ，Y6和Y7选RAM3，Y9选ROM1， Y10选ROM2 ， Y11选ROM3。储器的组成结构图及与CPU的连接图如图所示。

类少。指令时间各字段的划分比较一致，各字段的功能也比较规整。

3、 只有取数/存数指令（load/store）访问存储器，

其余指令的操作都在寄存器之间进行。 4、 CPU中通用寄存器数量相当多。算术逻辑运算

指令的操作数都在通用寄存器中存储。 5、 大部分指令在一个或小于一个机器周期内完

成。

6、 以硬布线控制逻辑为主，不用或少用微码控

制。

7、 一般用高级语言编程，特别重视编译优化工

作，以减少程序执行时间。

寻址方式(或编址方式)是指:确定本条指令的数据地址及下一条要执行的指令地址的方法，它与计算机硬件结构紧密相关，而且对指令格式和功能有很大影响。

在可变长度的指令系统的设计中，到底使用何种扩

多体交叉存储模块可以有两种不同的方式进行访问：

同时访问:所有模块同时启动一次存储周期，相对各自的数据寄存器并行地读出或写入信息；同时访问要增加数据总线宽度,但能一次提供多个数据或多条指令。交叉访问:M个模块按一定的顺序轮流启动各自的访问周期，启动两个相邻模块的最小时间间隔等于单模块访问周期的1／M。

M个交叉模块的使用率是变化的，大约在 M和M之间

展方法有一个重要的原则，就是使用频度(即指令在程序中的出现概率)高的指令应分配短的操作码；使用频度低的指令相应地分配较长的操作码。 指令的平均长度：=∑Pi*Ii

字长是指计算机能直接处理的二进制数据的位数，它是计算机的一个重要技术指标，指令的长度通常为字节的整数倍。

在计算机中的基本数据有逻辑(布尔)数、定点数(整数)、浮点数(实数)、十进制数、字符串、数组等。 根据地址码指的是寄存器地址还是存储器地址，间接寻址又可分为寄存器间接寻址和存储器间接寻址两种方式

堆栈是由若干个连续存储单元组成的先进后出（first in last out,FILO）存储区，第一个送人堆栈中的数据存放在栈底，最近送入堆栈中的数据存放在栈顶。主要用来暂存中断和子程序调用时现场数据及返回地址，用于访问堆栈的指令只有压入(即进栈)和弹出(即退栈)两种

第五章

指令系统的定义:一台计算机能直接识别并执行的机器指令的集合.

★指令和数据的联系和区别:联系:都是以二进制码的形式存储的。区别:指令的地址是由程序计数器(PC)规定的，而数据的地址是由指令规定的。在程序执行过程中，要避免修改指令,但可以修改数据。 ★讨论RISC和CISC在指令系统方面的主要差别：

第六章

▲中央处理器（CPU）是指运算器、控制器和cache 控制器的作用是协调并控制计算机的各个部件执行程序的指令序列。

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控制器具有的基本功能：取指令、分析指令、执行指令、控制程序和数据的输入与结果输出、对异常情况和某些请求的处理

简述计算机工作过程：加电→产生reset信号→执行程序→停机→停电

工作过程实现原理：当前正在执行的指令地址是放在控制器的程序计数器(PC)中的。 ★控制器基本组成框图：

微程序

▲简述控制器的构成及部件的功能。

1程序计数器（PC）：用来存放当前正在执行的指令地址或即将要执行的下一条指令地址

2指令寄存器（IR）：用以存放当前正在执行的指令，以便在指令执行过程中控制完成指令的全部功能 3脉冲源及启停电路：脉冲源产生一定频率的脉冲信号作为整个机器的时钟脉冲，是机器周期和工作脉冲的 基准信号。在机器刚加电时还产生一个总启停电路保证可靠地送出或封锁完整的时钟脉冲，控制时自己发生或停止，从而启动机器工作或使之停机

4时序控制信号形成部件：当机器启动时，在CLK时钟作用下，根据当前正在执行的指令的需要，产生相应的时序控制信号

产生控制信号一般有微程序控制和硬布线控制 CPU（运算控制器）逻辑框图：

加法指令的4条微指令：★1)取指微指令 ①指令地址送地址总线：PC→AB(1) ②发访存控制命令，ADS(21)，M／IO=1(22)， W／R=0(23)。从存储器取指令送 数据总线。

③指令送指令寄存器：DB→IR(5) ④程序计数器+1：PC十1(3) (2)计算地址微指令

①取两个源操作数(计算地址用)：rsl→GR(8)，

(rsl) →ALU(10)，disp→ALU(4)。 ②加法运算：“+”(13)。

③有效地址送地址寄存器：ALU→AR(19)。 (3)取数微指令

①数据地址送地址总线：AR→AB(20)。 ②发访存控制命令：ADS(21)，M／IO(22)， W／R(23)。由存储器将数据送数据总线DB。 ③数据送数据寄存器：DB→DR(6) (4)加法运算和送结果微指令

①两源操作数送ALU：rs→GR(9)，(rs) →

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ALU(11)；DR→ALU(12)。 ②加法运算：“+”(13) ③送结果；ALU→GR(17)

▲ 在微型机系统中，外围设备通过适配器（接口）

与主板的系统总线相连接 微程序控制器件框图：

当前正在执行的微指令，称为现行微指令，现行微指令所在的控制存储器单元的地址称为现行微地址，现行微指令执行完毕后，下一条要执行的微指令称为后继微指令，后继微指令所在的控存单元地址称为后继微地址。所谓微程序流的控制是指当前微指令执行完毕后，怎样控制产生后继微地址。 微指令的编译法（编码译码方法）：直接控制法、字段直接编译法、字段间接编译法、常数源字段E等

产生后继微指令地址的两种方法： (1)由指令操作码译码器产生后继微地址。 (2)由微指令的下址字段指出后继微地址。 微指令的格式大体上可分成两类：一是水平型微指令 二是垂直型微指令:

水平型微指令与垂直型微指令的比较

(1)水平型微指令并行操作能力强，效率高，灵活性强，垂直型微指令则差。

(2)水平型微指令执行一条指令的时间短，垂直型微指令执行时间长。

(3)由水平型微指令解释指令的微程序，具有微指令字比较长，但微程序短的特点。垂直型微指令则相反，微指令字比较短而微程序长。

(4)水平型微指令用户难以掌握，而垂直型微指令与指令比较相似，相对来说，比较容易掌握。 控制器的控制方式：每条指令和每个微操作所需的执行时间不相同，如何形成控制不同微操作序列的时序控制信号就有多种方法，称为控制器的控制方

式，常用的有同步控制方式、异步控制方式和联合控制方式。

在大部分情况下，每一步由一个机器周期实现，如何区分一条指令的4个机器周期呢？

1考虑两位计数器的译码输出来表示当前所处的机器周期

2用4位触发器来分别表示4个周期，当机器处于某一周期时，相应的触发器处于1的状态，而其余3个触发器则处于“0”的状态

作业

第六章作业老师拷过，直接看就行了，其中第四题是这次期中考试考过的

第七章

衡量存储器的有三个指标，容量、速度和价格/位 存储系统的层次结构（有上至下）：cache、内存（主存）、外存（辅存），其中cache容量最小，辅存容量最大，cache存储器介于CPU和主存之间，有SRAM组成，它的工作速度数倍于主存，全部功能有硬件实现，并对程序员是透明的

(1)“Cache-主存”存储层次 --设置高速缓冲存储器 *目标：解决主存的速度不够问题。 *效果：Cache的速度，主存的容量。 (2)“主存-辅存”存储层次 --构成虚拟存储器 *目标：解决主存的容量不够问题。 *效果：主存的速度，辅存的容量。

层次之间应满足的原则：一致性原则：处在不同层次存储器中的同一个信息应保持相同的值,是保证正确地使用数据的最基本的要求之一.

包含性原则：存储在内层（靠近CPU）的信息一定被包含在其外层的存储介质中，反之则不成立。即内层存储器中的全部信息，都是其相邻外层存储器中一小部分信息的复制品 。 Cache操作总结：

1、Cache以块为单位进行操作

2、当CPU发出访内操作请求后，首先由Cache控制器判断当前请求的字是否在Cache中，若在，叫命中，否则，不命中。 3、 若命中：

3.1若是“读”请求，则直接对Cache读，与主存无关。

3.2若是“写”请求：

3.1.1Cache单元与主存单元同时写（Write through写）

3.1.2只更新Cache单元并加标记，移出时修改主

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存（写回Copy back）

3.1.3只写入主存，并在Cache中加标记，下次从MM读出，保证正确。 4、未命中时：

4.1若是“读”请求，则从主存读出所需字送CPU，且把含该字的一块送Cache，称“装入通过”，若Cache已满，置换算法；

4.2若是“写”请求，直接写入主存。

基本地址映像方式:直接映像、全相联映像和组相联映像. 直接映像：

全相联映像方式是最灵活但成本最高的一种方式 全相联映像

主存一辅存层次的信息传送单位可采用几种不同的方案：段、页或段页。 段页式虚拟存储器地址变换：

相联存储器不按地址访问存储器，而按所存数据字的全部内容或部分内容进行查找(或检索)。 存储保护主要包括两个方面：存储区域保护和访问方式的保护（读(R)、写(W)和执行(E)）。 例题：

1. CPU执行一段程序时，cache完成存取的次数为1 900次，主存完成存取的次数为100次，已知cache存取周期为50ns，主存存取周期为250ns，求cache／主存系统的效率和平均访问时间。 解： （1）命中率

?NC/(NC?Nm)?1900/(1900?100H)?0.95（2）平均访问时间：

Ta ?H?Tc?(1?H)?Tm?0.95?50ns?(1?0.95)?250ns?60ns（3）访问效率 问：

(1)该cache可容纳多少个块?

(2)如果主存的容量是256K字，则有多少个块? (3)主存的地址有多少位? cache的地址有多少位? (4)在直接映射方式下，主存中的第i块映射到cache中哪一个块?

e?Tc/Ta?50ns/60ns?100%?83.3%组相联映像：. 2 ．有一个 cache 的容量为 2K字，每块为16字，

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解：

(1)cache的容量为2K字，每块为16字，则cache中有2048／16=128块

(2)如果主存的容量是256K字，则有256*1 024／16=16384个块。

(3)因为主存的容量是256K=218字，所以主存的地址有18位。cache的容量为2K字，所以cache的地址有11位。

(4)在直接映射方式下，主存中的第i块映射到cache中第I mod 128个块中。

硬件设置：

第十章

按照数据传送的控制方式可分成程序控制输入输出接口，程序中断输入输出接口和直接存储器存取(DMA)接口等。 中断与DAM的比较：

相同点：能响应随机请求；可并行操作。 不同点：中断：用程序实现中、低速I/O传送；能处理复杂事态；一条指令结束时响应请求。

DMA：用硬件实现高速、简单I/O传送；

一个总线周期结束时响应请求。 中断处理过程：

设备控制器（I/O接口）的基本功能： (1)实现主机和外围设备之间的数据传送控制。 (2)实现数据缓冲，以达到主机同外围设备之间的速度匹配。

(3)接受主机的命令，提供设备接口的状态，并按照主机的命令控制设备。-----命令寄存器和状态寄存器.

I/O设备数据传送控制方式：

1.直接程序传送方式2.中断方式3.直接存储器存取(DMA)方式4.I／O通道控制(I／O channel control)方式5．外围处理机方式

中断源：引起中断的事件，即发出中断请求的来源，称为中断源

中断优先级：来自某些设备的数据只在一个短的时间内有效，为了保证数据高效性，优先权高；数据有效期较长的设备或具有数据自动恢复能力的设备，优先权底

“中断允许”触发器：置1即允许中断响应（开中断）；置0即不允许中断响应（关中断）

DMA概念：DMA是I／O设备与主存储器之间由硬件组成的直接数据通路，用于高速I／O设备与主存之间的成组数据传送。（直接依靠硬件实现主存与I/O间的数据传送，传送期间不需CPU程序干预。）

DMA三种工作方式：l. CPU暂停方式。 2．CPU周期窃取方式3．直接访问存储器工作方式（这是标准的DMA工作方式）

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DMA控制器组成：设备寄存器、中断控制逻辑、DMA控制逻辑、DMA接口连接线 DMA数据传输过程：

信息在总线上的传送方式可分为同步通信 和异步通信两种方式，都属于串行通信

DMA与通道的重要区别是：DMA完全借助于硬件完成数据传送，而通道则是通过一组通道命令与硬件一起完成数据传送。

通道分为三类：字节多路通道、选择通道和数组多路通道。

通道功能：(1)根据CPU要求选择某一指定外设与系统相连，向该外设发出操作命令，并进行初始化。 (2)指出外设读／写信息的位置以及与外设交换信息的主存缓冲区地址。

(3)控制外设与主存之间的数据交换，并完成数据字的分拆与装配。

(4)指定数据传送结束时的操作内容，并检查外设的状态(良好或有故障)。

单处理器系统的总线，大致分为三类：内部总线、系统总线、I/O总线

实验部分只能自己看了，我也没做实验，自己努力吧！！i

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红色代表的是老师说是重点的而我也记得的，有五角星的是咱们期中考试的题，而有三角的是上届期中考试有的题

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