《实用电工电子》模块6-2数字电子技术基础 触发器

6.3触发器

组合逻辑电路的输出状态只取决于当时的输入状态，而时序逻辑电路有两个互补输出端，其输出状态不仅取决于当时的输入状态，还与电路的原来状态有关，这说明时序逻辑电路具有记忆功能。

在数字电路中，既有能够进行逻辑运算和算术运算的组合逻辑电路，也需要具有记忆功能的时序逻辑电路。组合逻辑电路的基本单元是门电路，时序逻辑电路的基本单元是触发器。

触发器是构成时序逻辑电路的基本逻辑部件。它有两个稳定的状态：0状态和1态； 在不同的输入情况下，它可以被置成0状态或1状态；当输入信号消失后，所置成的状态能够保持不变。所以，触发器可以记忆1位二值信号。

6.3.1触发器的基本特性和作用 1、基本特性

①有两个稳定状态(简称稳态)，正好用来表示逻辑0和1。

②在输入信号作用下，触发器的两个稳定状态可相互转换(称为状态的翻转)。输入信号消失后，新状态可长期保持下来，因此具有记忆功能，可存储二进制信息。

2、触发器的作用

触发器有记忆功能，由它构成的电路在某时刻的输出不仅取决于该时刻的输入，还与电路原来状态有关。而门电路无记忆功能，由它构成的电路在某时刻的输出完全取决于该时刻的输入，与电路原来状态无关。

3、触发器的类型

触发器按其稳定工作状态可分为双稳态触发器、单稳态触发器和无稳态触发器（多谐振荡器）等。如无特殊说明，平常所指的触发器就是双稳态触发器。

双稳态触发器按其逻辑功能可分为：RS触发器、D触发器、JK触发器、T触发器、T＇触发器等；

按其结构可分为：基本触发器、同步触发器、主从触发器、边沿触发器和维持阻塞型触发器等。

6.3.2 RS触发器 1、基本RS触发器

1

信号输出端，Q =0、Q?1的状态称0状态，Q=1、Q?0的状态称1状态，信号输入端，低电平有效。

SD RD (a) 电路组成 (b) 逻辑符号 & & Q Q Q Q SD RD 图6-3-1基本RS触发器及逻辑符号

工作原理：

①RD?0、SD?1。由于RD?0，不论Q为0还是1，都有Q?1；再由SD?1、Q?1可得Q?0。即不论触发器原来处于什么状态都将变成0状态，这种情况称将触发器置0或复位。由于是在RD端加输入信号（负脉冲）将触发器置0，所以把RD端称为触发器的置0端或复位端。

②RD?1、SD?0。由于SD?0，不论Q为0还是1，都有Q?1；再由RD?1、Q?1可得Q?0。即不论触发器原来处于什么状态都将变成1状态，这种情况称将触发器置1或置位。由于是在SD端加输入信号（负脉冲）将触发器置1，所以把SD端称为触发器的置1端或置位端。

③RD?1、SD?1。根据与非门的逻辑功能不难推知，当RD?1、SD?1时，触发器保持原有状态不变，即原来的状态被触发器存储起来，这体现了触发器具有记忆能力。

④RD?0、SD?0。这种情况下两个与非门的输出端Q和Q全为1，不符合触发器的逻辑关系。并且由于与非门延迟时间不可能完全相等，在两输入端的0信号同时撤除后，将不能确定触发器是处于1状态还是0状态。所以触发器不允许出现这种情况，这就是基本RS触发器的约束条件。

表6-3-1基本RS触发器的逻辑功能表

RD SD Q 不定 0 1 不变 功能 不允许 置0 置1 保持 0 0 0 1 1 0 1 1 基本RS触发器的特点：

①触发器的次态不仅与输入信号状态有关，而且与触发器原来的状态有关。

2

②电路具有两个稳定状态，在无外来触发信号作用时，电路将保持原状态不变。 ③在外加触发信号有效时，电路可以触发翻转，实现置0或置1。

④在稳定状态下两个输出端的状态Q和Q必须是互补关系，即有约束条件。 2、同步RS触发器

G1 & & G2 SD RD G3 & & G4 S C R (a) 电路构成 (b) 逻辑符号 Q Q SD S C R RD Q Q 图6-3-2同步RS触发器及逻辑符号

基本RS触发器属于异步或无时钟触发器，它的特点是：只要输入信号发生变化，触发器的状态就会立即发生变化。在实际使用中，常常要求系统中的各触发器按一定的时间节拍同时触发翻转，即受时钟脉冲C的控制。

①电路结构与工作原理

图6-3-2 (a)、(b)分别为同步RS触发器的逻辑图和逻辑符号。它是在基本RS触发器前加入了一个由控制门G3、G4构成的导引电路。其中C是时钟脉冲。控制端R、S为信号输入端。RD、SD是直接复位端和直接置位端，它们不受时钟脉冲及G3、G4门的控制，一般在工作之初，首先使触发器处于某一给定状态，在工作过程中RD、SD处于“1”态。

由图6-3-2(a)可知，当C=0，G3、G4门被封锁，输入信号R、S不起作用，G3、G4门输出均为1。又因RD?1、SD?1，输出不变，即Qn+l=Qn，其中Qn表示时钟正脉冲到来之前的状态称为现态，Qn+1表示时钟脉冲到来之后的状态，称为次态。

C=l，G3、G4门打开，输入信号R、S起作用，经与非门G3、G4将RS端的信号传送到基本RS触发器的输入端，触发器触发翻转。由于当R=S=1时，触发器为不定状态，因此在实际使用中应当避免出现这种情况。用类似于基本RS触发器的分析，可得其功能如表6-3-2。 表6-3-2同步RS触发器的逻辑功能表

C 0 1 1 1 1 R S × × 0 0 0 1 1 0 1 1 Qn+1nn 功能 保持 保持 置1 置0 不允许 3

Q Q 1 0 不定 在数字电路中，凡根据输入信号R、S情况的不同，具有置0、置1和保持功能的电路，都称为RS触发器。

主要特点：

①时钟电平控制。在C＝1期间接收输入信号，C＝0时状态保持不变，与基本RS触发器相比，对触发器状态的转变增加了时间控制。

②R、S之间有约束。不允许出现R和S同时为1的情况，否则会使触发器处于不确定的状态。

例6-3-1设同步RS触发器的现态为0状态，即Q=0、Q=1，输入信号R、S的波形已知，如图6-3-3所示，试画出输出端Q的波形。

解：第1个时钟脉冲C到来时，R=0、S=0，所以触发器保持原来状态Q=0；第2个时钟脉冲C到来时，R=0、S=1，触发器状态翻转为1；第3个时钟脉冲C到来时，R=1、S=0，触发器状态翻转为0；第4个时钟脉冲C到来时，R=1、S=1，触发器被强制为Q=Q=1；第4个时钟脉冲C作用之后，触发器的状态可能为0，也可能为1。如图6-3-3所示。图中虚线表示此时状态不定。

C R S Q 1 2 3 4 图6-3-3同步RS触发器波形图

3、计数式RS触发器

Q Q S C R 图6-3-4计数式RS触发器

设触发器的初始状态为0。根据同步RS触发器的逻辑功能可知，第1个时钟脉冲C到来时，因R=Q=0、S?Q?1，所以触发器状态翻转为1，即R=Q=1、S?Q?0；第2个时钟脉冲C到来时，触发器状态翻转为0，即R=Q=0、S?Q?1。由此可见，每输入一个时钟脉冲C，触发器状态翻转一次，故称为计数式RS触发器，计数式触发器常用来累计时钟脉冲C的个数。

6.3.3 D触发器

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1、同步D触发器

Q QQ QG1 & & G2G3 & & G4 S 1 RCD(a) D触发器的构成G1 & & G2Q QG3 & & G4SDRC(c) 逻辑符号 D C(b) D触发器的简化电路图6-3-5同步D触发器

C=0时触发器状态保持不变。C=1时，根据同步RS触发器的逻辑功能可知，如果D=0，则R?D?1，S= D=0，触发器置0；如果D=1，则R?D?0，S= D=1，触发器置1。

（C=1期间有效） Qn?1（? D

1 2 3 4 5 C D Q Q 图6-3-6同步D触发器波形图

在数字电路中，凡在C时钟脉冲控制下，根据输入信号D情况的不同，具有置0、置1功能的电路，都称为D触发器。

2、维持阻塞D触发器

D & G5 & G6 & G3 & G4 SD & G 1 & G2 RD C Q Q 图6-3-7维持阻塞D触发器的构成 ①D=0。当C=0时，G3、G4和G6的输出均为1，G5输出为0，触发器的状态不变。当C从0上跳为1，即C=1时，G3、G5和G6的输出不变，G4输出由1变为0，这个负脉冲一方面使基本RS触发器置0，同时反馈到G6的输入端，使在C=1期间不论输入信号D作如何变化，触发器保持0状态不变，即不会发生空翻现象。

②D=1。当C=0时，G3和G4的输出为1，G6的输出为0，G5的输出为1，触发器的状态不变。当C=1时，G3的输出由1变为0，这个负脉冲一方面使基本RS触发器置

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1，同时反馈到G4和G5的输入端，使在C=1期间不论输入信号D作如何变化，只能改变G6的输出状态，而其他门均保持不变，即触发器保持1状态不变。

维持阻塞D触发器具有在时钟脉冲上升沿触发的持点，其逻辑功能为：输出端Q的状态随着输入端D的状态而变化，但总比输入端状态的变化晚一步，即某个时钟脉冲来到之后Q的状态和该脉冲来到之前D的状态一样。即有：

Qn+1=D C上升沿时刻有效

1 2 3 4 SD D C RD Q C D Q Q 图6-3-8维持阻塞D触发器图的逻辑符号 图6-3-9维持阻塞D触发器的波形图

6.3.4主从JK触发器

J C K SD S1 主 Q1 & C1 触发R Q1 & 1器 RD S2 从 Q2 触C2 发R2 器 Q2 Q Q Q Q SD J C K RD

工作原理：

1 (b) 逻辑符号 (a) 电路 图6-3-10 主从JK触发器及其逻辑符号

(1)接收输入信号的过程。

C=1时，主触发器被打开，可以接收输入信号J、K，其输出状态由输入信号的状态决定。但由于C?0，从触发器被封锁，无论主触发器的输出状态如何变化，对从触发器均无影响，即触发器的输出状态保持不变。

(2)输出信号过程

当C下降沿到来时，即C由1变为0时，主触发器被封锁，无论输入信号如何变化，对主触发器均无影响，即在C=1期间接收的内容被存储起来。同时，由于C由0变为1，从触发器被打开，可以接收由主触发器送来的信号，其输出状态由主触发器的输出状态决定。在C=0期间，由于主触发器保持状态不变，因此受其控制的从触发器的状态也即Q、Q的值当然不可能改变。主从JK触发器的输出状态取决于C下降沿到来时刻输入信号J、K的状态，避免了空翻现象的发生。

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(3)逻辑功能分析：

①J=0、K=0。设触发器的初始状态为0，此时主触发器的R1=KQ=0、S1?JQ?0，在C=1时主触发器保持0状态不变；当C从1变0时，由于从触发器的R2=1、S2=0，也保持为0状态不变。如果触发器的初始状态为1，当C从1变0时，触发器则保持1状态不变。可见不论触发器原来的状态如何，当J=K=0时，触发器的状态均保持不变。即Qn?1?Qn。

②J=0、K=1。设触发器的初始状态为0，此时主触发器的R1=0、S1=0，在C=1时主触发器保持0状态不变；当C从1变0时，由于从触发器的R2=1、S2=0，也保持为0状态不变。如果触发器的初始状态为1，则由于R1=1、S1=0，在C=1时将主触发器翻转为0状态；当C从1变0时，从触发器状态也翻转为0状态。可见不论触发器原来的状态如何，当J=0、K=1时，输入时钟脉冲C后，触发器的状态均为0状态。即Qn?1?0。

③J=1、K=0。设触发器的初始状态为0，此时主触发器的R1=0、S1=1，在C=1时主触发器翻转为1状态；当C从1变0时，由于从触发器的R2=0、S2=1，也翻转为1状态。如果触发器的初始状态为1，则由于R1=0、S1=0，在C=1时主触发器状态保持1状态不变；当C从1变0时，由于从触发器的R2=0、S2=1，从触发器状态也状态保持1状态不变。可见不论触发器原来的状态如何，当J=1、K=0时，输入时钟脉冲C后，触发器的状态均为1状态。即Qn?1?1。

④J=1、K=1。设触发器的初始状态为0，此时主触发器的R1=0、S1=1 ，在C=1时主触发器翻转为1状态；当C从1变0时，由于从触发器的R2=0、S2=1，也翻转为1状态。如果触发器的初始状态为1，则由于R1=1、S1=0，在C=1时将主触发器翻转为0状态；当C从1变0时，由于从触发器的R2=1、S2=0，从触发器状态也翻转为0状态。可见不论触发器原来的状态如何，当J=1、K=1时，输入时钟脉冲C后，触发器的状态必定与原来的状态相反，即Qn?1?Qn。由于每来一个时钟脉冲C触发器状态翻转一次，所以这种情况下的JK触发器具有计数功能。

表6-3-3主从JK触发器的逻辑功能表

J K 0 0 0 1 1 0 1 1 Qn?1 功能 保持 置0 置1 翻转 Qn 0 1 Qn 7

C J K Q 图6-3-11主从JK触发器的波形图 JK触发器的特征方程是：Qn?1?JQn?KQn （C下降沿时刻触发） 6.3.5触发器逻辑功能的转换

在双稳态触发器中，除了RS触发器和JK触发器外，根据电路结构和工作原理的不同，还有众多具有不同逻辑功能的触发器。根据实际需要，可将某种逻辑功能的触发器经过改接或附加一些门电路后，转换为另一种逻辑功能的触发器。

1、JK触发器→D触发器

D触发器逻辑功能：在C时钟脉冲控制下， D=0时触发器置0，D=1情触发器置1即Qn+1=D。

功能表如表6-3-4所示，图6-3-12(a) 所示为将JK触发器转换成D触发器的接线图，图6-3-12(b) 所示为D触发器的逻辑符号。

表6-3-4 D触发器的逻辑功能表

D 1 功能 置0 置1 J C K C Q Q

D 0 1 Qn?1 0 1 SD Q D C Q RD (a) 电路 (b)逻辑符号 图6-3-12 D触发器的构成及其逻辑符号 2、JK触发器→T触发器

T触发器逻辑功能：在C时钟脉冲控制下，T=0时触发器的状态保持不变，Qn+1=Qn； T=1时触发器翻转，Qn?1?Qn。

功能表如表6-3-5所示，图6-3-13(a) 所示为将JK触发器转换成T触发器的接线图，图6-3-13(b) 所示为T触发器的逻辑符号。

表6-3-5 T触发器的功能表

T J C K C Q Q

T 0 1 Qn?1n 功能 保持 翻转 Q SD Q T C Q RD Qn (a) 电路 (b)逻辑符号 图6-3-13 T触发器的构成及其逻辑符号 3、D触发器→T＇触发器

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T＇触发器的逻辑功能：每来一个时钟脉冲翻转一次， 即Qn?1?Qn。将D触发器的Q端反馈联接到D端，则Qn?1?D?Qn，即可将D触发器转换T＇触发器如图6-3-14 所示。

C D C Q Q J C K Q Q C 图6-3-14 D触发器构成T＇触发器 图6-3-15 JK触发器构成T＇触发器

4、JK触发器→T＇触发器

由JK触发器的逻辑功能可知，当JK触发器的J、K端同时为1时，每来一个时钟脉冲C，触发器的状态翻转一次，所以将JK触发器的J、K端都接高电平或悬空时，即成为T＇触发器

例6-3-1利用基本RS触发器，消除机械开关振动引起的干扰脉冲。

（a）电路 (b) 输出电压波形

图6-3-16 机械开关的干扰脉冲

(a) 电路 (b) 输出电压波形

图6-3-16机械开关的干扰脉冲

解：机械开关的干扰脉冲如图6-3-16所示，利用基本RS触发器，B有0置0，A有0置1，消除了机械开关振动的影响，如图6-3-17所示。

（a）电路 （b）电压波形

图6-3-17例6-3-1解答用图

例6-3-2在如图6-3-18所示电路中，设触发器F0、F1的初始状态均为0，试画出在

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图中所示C和X的作用下Q0、Q1和Y的波形。

Q0X1CJ Q C F0K QJ Q F1 CK QQ1C& Y X 图6-3-18

解：F0的驱动方程为J0?K0?X，F1的驱动方程为J1?K1?Q0，故F0在X为0时置0，X为1时置1，F1在Q0为0时置0，Q0为1时置1。而Y?Q0Q1，故当Q0为1且Q0为0时Y?1。据此可画出Q0、Q1和Y的波形，如图6-3-19所示。

CXQ0Q1Y

图6-3-19例6-3-2解答用图

例6-3-3设计一个3人抢答电路。3人A、B、C各控制一个按键开关KA、KB、KC和一个发光二极管DA、DB、DC。谁先按下开关，谁的发光二极管亮，同时使其他人的抢答信号无效。

解：用门电路组成的基本电路如图6-3-20所示。开始抢答前，三按键开关KA、KB、KC均不按下，A、B、C三信号都为0，GA、GB、GC门的输出都为1，三个发光二极管均不亮。开始抢答后，如KA第一个被按下，则A=1，GA门的输出变为VOA=0，点亮发光二极管DA，同时，VOA的0信号封锁了GB、GC门，KB、KC再按下无效。

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+Vcc+5VKAARGB&DBGA&VOADA330ΩKBBKCRVOB330ΩCRGC&VOCDC330Ω

图6-3-20抢答电路的基本结构

基本电路实现了抢答的功能，但是该电路有一个很严重的缺陷：当KA第一个被按下后，必须总是按着，才能保持A=1、VOA=0，禁止B、C信号进入。如果KA稍一放松，就会使A=0、VOA=1，B、C的抢答信号就有可能进入系统，造成混乱。要解决这一问题，最有效的方法就是引入具有“记忆”功能的触发器。

用基本RS触发器组成的电路如图6-3-21所示。其中KR为复位键，由裁判控制。开始抢答前，先按一下复位键KR，即3个触发器的R信号都为0，使QA、QB、QC均置0，三个发光二极管均不亮。

+Vcc+5VKAFFAQSRGAKR&VOADAQA330ΩRRQBQSRGB&VOBDB330ΩKBFFBRRQCGC&VOCDC330ΩKCFFCQSRRR 图6-3-21引入基本RS触发器的抢答电路

该电路与图6-3-20功能一样，但由于使用了触发器，按键开关只要按一下，触发器

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就能记住这个信号。如KA第一个被按下，则FFA的S=0，使QA置1，然后松开KA，此时FFA的S=R=1，触发器保持原状态，保持着刚才的QA =1，直到裁判重新按下KR键，新一轮抢答开始。这就是触发器的“记忆”作用。

【巩固练习】

习 题 六

6-1将十进制数75转换成二进制和16进制数。 6-2将(101)2和(101)16转换成十进制数。 6-3将十进制数92转换成二进制数及8421码。

其相应的十进制数各为多少？ 6-4数码100100101001作为二进制码或8421码，

6-5某逻辑函数的逻辑图如图6-1所示，试用其他4种方法表示该逻辑函数。 6-6某逻辑函数的逻辑图如图6-2所示，试用其他4种方法表示该逻辑函数。

图6-1 习题6-5的图 图6-2 习题6-6的图

6-7利用公式和定理证明下列等式。 (1)ABC?ABC?ABC?AB?AC

(2)A?ABC?ACD?(C?D)E?A?CD?E (3)AB(C?D)?D?D(A?B)(B?C)?A?BC?D (4)ABCD?ABCD?AB?BC?CD?DA (5)(ED?ABC)(ED?A?B?C)?ED

6-8用公式法将下列各逻辑函数化简成为最简与或表达式，并转换为与非表达式，再画出相应的逻辑图。

(1)F?ABC?ABC?ABC?ABC (2)F?A?B?C?ABC

(3)F?ACD?ABD?BC?ACD?ABD (4)F?ABC?AB?AD?AD (5)F?A(A?B)?B(B?C)?B

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(6)F?ABC?AB?BC (7)F?AB?ABC?A(B?AB)

(8)F?(AB?AB?AB)(A?B?D?ABD)

6-9用卡诺图化简下列各逻辑函数成为最简与或表达式。 (1)F?ABCD?ABCD?AB?AD?ABC (2)F?AB?BCD?ABD?ABCD (3)F?ABCD?BCD?ABD?BCD?ABC (4)F?ABCD?ABCD?ABCD?ABCD (5)F?ABC?AC?ABC?BC

(6)F?(AB?BD)C?BDAC?D(A?B) (7)F?ABC?BD(A?C)?(B?D)AC (8)F?ABC?ABC?ABC?ABC

6-10写出图6-3所示各逻辑电路的逻辑表达式，并化简之。

(a) (b)

图6-3 习题6-10的图

6-11写出图6-4所示电路输出信号的逻辑表达式，并列出真值表。

6-12写出图6-5所示电路输出信号的逻辑表达式，并说明电路的逻辑功能。

图6-4 习题6-11的图 图6-5 习题6-12的图

6-13用红、黄、绿3个指示灯表示3台设备的工作状况：绿灯亮表示3台设备全部正常，黄灯亮表示有1台设备不正常，红灯亮表示有2台设备不正常，红、黄灯都亮表示3台设备都不正常。试列出控制电路的真值表，并用合适的门电路实现。

6-14设计一个路灯的控制电路 (一盏灯),要求在4个不同的地方都能独立地控制灯

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亮灭。

6-15基本RS触发器的特点是什么？若RD和SD的波形图如图6-6所示，设触发器Q端的初始状态为0，试对应画出Q和Q的波形。

RDSD

图6-6 习题6-15的图

6-16由或非门构成的基本RS触发器及其逻辑符号如图6-7所示，试分析其逻辑功能，并根据R和S的波形对应画出Q和Q的波形，设触发器Q端的初始状态为0。

Q ≥1 Q ≥1 Q QRS R S R S

图6-7 习题6-16 的图

6-17与基本RS触发器相比，同步RS触发器的特点是什么？设同步RS触发器C、R、S的波形如图6-8所示，设触发器Q端的初始状态为0，试对应画出Q、Q的波形。

CRS

图6-8 习题6-17的图

6-18如图6-9所示为由时钟脉冲C的上升沿触发的主从JK触发器的逻辑符号及C、J、K的波形，设触发器Q端的初始状态为0，试对应画出Q、Q的波形。

C Q QCJ KJK

图6-9 习题6-18的图

6-19如图6-10所示为由时钟脉冲C的上升沿触发的D触发器的逻辑符号及C、D的波形，设触发器Q端的初始状态为0，试对应画出Q、Q的波形。

Q QC DCD

图6-10 习题6-19的图

6-20试画出在时钟脉冲C作用下如图6-11所示电路Q0、Q1的波形，设触发器F0、F1的初

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始状态均为0。如果时钟脉冲C的频率为4000Hz，则Q0、Q1的频率各为多少？

Q0J Q C F0KCJ Q C F1KQ1

图6-11 习题6-20的图

6-21电路及C和D的波形如图6-20所示，设电路的初始状态为Q0Q1?00，试对应画出Q0、Q1的波形。

Q0DD Q C F0 Q1 J Q C F1K

CD

C图6-12 习题6-21的图

自测题六

1、与二进制数0110100相应的十进制数是

A、102

B、66

C、52 D、32

2、与十进制数24相应的二进制数是

A、11000

B、11010 C、11110 D、11001

3、在电路中用数字量表示模拟量时，通常用。

A、十进制数 B、八进制数 C、十六进制数 D、二进制数 4、若A=1，B=1，按逻辑代数“或”的运算规则将两者相或，应该等于

A、2 B、0 C、10 D、1 5、同一个逻辑函数唯一的是

A、真值表 B、逻辑图 C、逻辑表达式 D、A与B

6、图1所示是某组合逻辑电路的输入、输出波形,该组合逻辑电路的逻辑表达式为

A、F?AB?AB B、F?AB?AB C、F?AB?AB D、F?AB?AB

图1自测题6的图 图2自测题7的图

7、图2所示是某组合逻辑电路的输入、输出波形，该组合逻辑电路的逻辑表达式为

A、F?AB?AB B、F?AB?AB C、F?AB?AB D、F?AB?AB

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8、逻辑函数F?AC?BC?B(AC?AC)的最简与或表达式为

A、F?AC?AC B、F?AC?BC C、F?AC?BC D、F?AC?BC 9、与F?AB?BC?AC功能相同的逻辑函数是

A、F=C+AB B、F=B+AC C、F=A+BC D、F=ABC 10、函数F?ABC?ABC?ABC?ABC?ABC的最简与或表达式为

A、F?AB?C B、F?A?BC C、F?BC?BC?AB D、F?BC?AB 11、与F?A?AB?ABC?ABCD功能相同的逻辑函数是

A、F?ABCD B、F?ABC C、F?ABCD D、F?ABCD 12、组合逻辑电路的构成是由

A、各种门电路 B、与门电路 C、触发器 D、门电路和触发器 13、时序逻辑电路任一时刻的输出状态

A、与输入信号有关 B、与电路原状态有关

C、不仅与输入信号有关还与电路原状态有关 D、仅与脉冲信号有关 14、图3所示电路的逻辑表达式为

A、F=AB B、F=BC C、F=AC D、F=ABC

图3 自测题14的图 图4 自测题15的图

15、图4所示逻辑电路的表达为

A、F?AB?AB B、F?AB?AB C、F?AB?AB D、F?AB?AB 16、若将主从JK触发器置成翻转态，J、K输入端所加的信号是

A、J=1，K=1 B、J=0，K=0 C、J=0，K=1 D、J=1，K=0 17、主从JK触发器置0，J、K输入端所加的信号是

A、J=1，K=1 B、J=0，K=0 C、J=0，K=1 D、J=1，K=0

18、维持阻塞D触发器电路中，当C脉冲上升沿经过后，输入信号D改变，则其输出状态。

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A、不变 B、不定 C、随D而变 D、为0态

19、图5所示是主从J、K触发器，当J、K端及SD、RD均为高电平或悬空时，该触发器完成的功能是

A、计数 B、置1 C、置0 D、保持

图5 自测题19的图 图6 自测题20的图

20、图6所示的电路中已知A=1，JK触发器的功能是

A、计数 B、置1 C、置0 D、保持 21、主从JK触发器在C=1期间触发信号多次发生变化，主触发器输出状态将。

A、随着变化 B、为1 C、为0 D、只变化一次 22、采用与非门构成的同步RS触发器，输出状态取决于。

A、C=1时，触发信号的状态 B、C=0时，触发信号的状态 C、C从0变为1时触发信号的状态 D、C从1变为0时触发信号的状态 23、由D触发器转换成的T触发器其输出状态是在C脉冲的何时变化？

A、下降沿到来 B、上升沿到来 C、低电平 D、高电平 24、JK触发器转换成T?触发器，利用了JK触发器什么功能？

A、保持 B、翻转 C、置0 D、置1

25、由JK触发器转换成的T触发器，其输出状态是在C脉冲的什么时变化。

A、高电平 B、低电平 C、上升沿到来 D、下降沿到来 26、D触发器的状态方程是。

A、Qn?1?D B、Qn?1?D C、Qn?D D、Qn?D 27、与非门构成的基本RS触发器，当SD?0,RD?1时，其输出状态为。

A、0 B、1 C、不定 D、由1变0

28、T触发器的原态为1，在C脉冲作用期间，输入信号T由0变为1，C脉冲过后，触发器的状态应是。

A、1 B、不定 C、由0变1 D、0 29、D触发器有几个触发信号输入端。

A、四个 B、一个 C、二个 D三个

17

30、T触发器的特征方程是。

A、Qn?1?T B、Qn?1?T C、Qn?1?TQn?TQn D、Qn?1?1 31、与同步RS触发器相比较，主从JK触发器的主要优点是。

A、克服了空翻 B、采用较窄的脉冲触发 C、避免状态不定 D、抗干扰能力强 32、JK触发器的特征方程是。

A、Qn?1?JQn?KQn B、Qn?1?JQn?KQn

C、Qn?1?JQ?KQn D、Qn?1?JQn?KQ

nn【实践项目】

项目8集成门电路

一、学习任务

最终目标：熟练掌握“与非”门组成其它逻辑电路 促成目标：测试“与非”门电路的逻辑功能 二、相关知识

“与非”门是门电路中应用较多的一种，它的逻辑功能是：全“1”出“0”，有“0”出“1”。即只有当全部输入端都接高电平“1”时，输出端才是低电平“0”，否则，输出端为高电平“1”。图1是一个具有3个输入端的“与非”门逻辑图。

A

& &

B

F

&

&

图1 图2

“与非”门可以组成其他基本逻辑电路。图2是由三个“与非”门组成的“或”门电路，它的逻辑表达式为：

F?A?1?B?1?A?B?A?B

图3是由四个“与非”门组成的“异或”门电路，它的逻辑表达式为： F?AABBAB?AAB?BAB?A(A?B)?B(A?B)?AB?AB

F?AB?AB=A?B

本项目使用的集成“与非”门的型号为74LS00，它包含四个“与非”门，每个“与

18

非”门有2个输入端，其外引线示意图如图4。UCC为＋5V。

图3 图4

三、设备及所选用组件箱 名 称 数字电子技术项目箱 函数发生器及数字频率计 集成电路与非门74LS00 双踪示波器 数字万用表

数 量 1 1 1 1 1 设备编号 四、预习思考

1、根据74LS00二输入四“与非”门管脚排列，画出实际项目线路。

2、TTL“与非”门的输出高低电平，一般在什么范围？什么是开门电平和关门电平，一般为何值？

3、如何根据“与非”门的逻辑功能及其范围值用万用表检查与非门？

4、在观察门电路的输出波形时，y轴输入的交直流选择开关应放在哪个位置？在观察时如果出现不稳定的波形或者只有一个亮点，应调节哪个旋钮，如何调节？

5、与非门中多余输入端应作如何处理？ 五、项目实施

组织形式：5人为一小组，推选一位组长。 1、测试与非门的逻辑功能

将1片74LS00在合适的位置选取一个14P插座，按定位标记插好集成块。将与非门输出端接由LED发光二极管组成的电平显示器，将逻辑电平（由数据开关提供）接入与非门输入端，接通与非门的＋5V电源，

逐一测试74LS00中四只与非门的电路逻辑功能是否符合表1真值表内容，判断与非门的好坏。

表1

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2、“或”门的逻辑功能

输入 A B 0 0 0 1 1 0 1 1 输出 F 1 1 1 0 按图2接线，用三个与非门组成了“或”门电路，同样将“或”门的二个输入端接至数据开关，改变两输入端的电平，看输入与输出之间是否符合“或”逻辑，并将结果填入表2。

表2 A 输入 B 输出 F 0 1 0 1 0 1 方波 方波 0 0 1 1 方波 方波 0 1 3、“异或”门的逻辑功能 按图3接线，四个与非门组成了“异或”门，将它的两个输入端A、B接至数据开关，改变两输入端电平，测输出电平的变化规律，并将结果填入表3。。

表3 输入 输出 A B F 0 0 0 1 1 0 1 1 方波 0 方波 0 0 方波 1 方波 4、记录上述三种门电路，在一输入端接1kHz，幅值为4V的方波信号，另一端输入端接“1”或接“0”时，输出端F的波形，记入相应逻辑门的表格中。

六、项目拓展：设计多数表决器(A、B、C三人参加表决，多数通过，少数否决，且A具有否决权)并测试其功能。 七、项目报告

1．整理项目数据及描绘波形。

2．总结“与非”门、“或”门和“异或”门的逻辑功能。 3．对项目所观察到的波形进行分析讨论。

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八、项目评价

评分表 主考＿＿＿＿得分______

项目9触发器

一、学习任务

最终目标：掌握基本RS触发器、D触发器、JK触发器的逻辑功能。

促成目标：能用“与非”门组成基本RS触发器、D触发器，熟悉各触发器之间逻辑功能的相互转换方法。 二、相关知识

触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存储器件，是构成各种时序电路的最基本逻辑单元。

(1)图1所示电路由两个“与非”门交叉耦合而成的基本RS触发器，它是无时钟控制低电平直接触发的触发器，有直接置位、复位的功能，是组成各种功能触发器的最基本单元。

& Q Q 考核内容及要求 1、项目要求与方案设计 2、项目实施步骤 配分 20 20 评分标准 扣分 得分 分析项目要求，提出设计方案 拟出项目实施步骤 1、项目名称 2、项目要求 3、器材与仪器 4、方法与步骤 5、表格记录 6、描绘波形 1、解答项目提出的问题 2、提出改进建议 3、项目报告 50 4、分析总结 10 Q Q1 G2 & G4 SG1 & & G2G3 & & G4SR D C3 S R S RD D (a) 电路组成 CD图1 触发器的简化电路 图2 触发器的构成逻辑符号21

(2)D触发器是另一种使用广泛的触发器，同步D触发器的的构成如图2所示。同步D触发器是在C脉冲等于1期间有效。

状态方程为：Qn?1?D （C=1期间有效）

(3)JK触发器是一种逻辑功能完善，通用性强的集成触发器。在结构上可分为主从型JK触发器和边沿型JK触发器。在产品中应用较多的是下降沿触发的边沿型JK触发器。它有三种不同功能的输入端，第一种是直接置位、复位输入端，用RD和SD表示。在SD=0，（或置RD=1或RD=0，SD=1时，触发器不受其它输入端状态影响，使触发器强迫置“1”“0” ），当不强迫置“1”（或置“0” ）时， RD、SD都应置高电平。第二种是时钟脉冲（CP或C）输入端，用来控制触发器翻转（或称作状态更新），逻辑符号中C端处若有小圆圈，则表示触发器在时钟脉冲下降沿（或负边沿）发生翻转，若无小圆圈，则表示触发器在时钟脉冲上升沿（或正边沿）发生翻转。第三种是数据输入端，它是触发器状态更新的依据，用J、K表示。JK触发器的状态方程为：

Qn?1?JQn?KQn

本项目采用74LS112型双JK触发器，是下降沿触发的边沿触发器，引脚排列如图3所示。表1为其功能表。

16 15 14 13 12 11 10 9 74LS112 1 2 3 4 5 6 7 8

1RD 2RD 2C 2K 2J 2SD 2Q UCC

1C 1K 1J 1SD 1Q 1Q 2Q GND 图3 74LS112的引脚图 表1 输 入 SD RD C J 0 1 0 1 1 1 1 1

K × × × 0 0 1 0 1 输 出 Qn?1 Qn?1 1 0 ? 0 1 ? Qn 1 0 0 1 1 1 1 1 × × × × ? ? ? ? × × × 0 0 0 1 1 Qn Qn 0 1 Qn Qn 1 0 Qn 22

注：×——任意态；?——高到低电平跳变；?——低到高电平跳变；

Qn(Qn)——现态；Qn?1(Qn?1)——次态；?——不定态

不同类型的触发器对时钟信号和数据信号的要求各不相同，一般说来，边沿触发器要求数据信号超前于触发边沿一段时间出现（称之为建立时间），并且要求在边沿到来后继续维持一段时间（称之为保持时间）。主从触发器对上述时间参数要求不高，但要求在C＝1期间，外加的数据信号不容许发生变化，否则将导致触发错误输出。

(4)在集成触发器的产品中，虽然每一种触发器都有固定的逻辑功能，但可以利用转换的方法得到其它功能的触发器。如果把JK触发器的JK端连在一起（称为T端）就构成T触发器，状态方程为

Qn?1?TQn?TQn

在C脉冲作用下，当T=0时Qn+1 = Qn；T=1时，Qn+1=Qn。工作在T = 1时的JK触发器称为T'触发器。T和T'触发器广泛应用于计算电路中。值得注意的是转换后的触发器其触发方式仍不变。 三、设备及所选用组件箱

名 称 数字电子技术项目箱 双踪示波器 数字万用表 74LS112、74LS00、74LS20 数 量 1 1 1 1、1、2 备 注 四、预习思考

1、复习有关触发器的部分内容。 2、列出各触发器功能测试表格。

3、JK触发器和D触发器在实现正常逻辑功能时RD、SD应处于什么状态？ 4、触发器的时钟脉冲输入为什么不能用逻辑开关作脉冲源，而要用单次脉冲源或连续脉冲源？ 五、项目实施

组织形式：5人为一小组，推选一位组长。 1、测试基本RS触发器的逻辑功能

按图1用74LS00集成块的两个与非门构成基本RS触发器。输入端RD、SD接逻辑开关，输出端Q、Q接电平指示器，按表2要求测试逻辑功能，记录之。

23

表2 RD SD Q Q 1→0 1 1→0 0→1 0 1 0→1 0

2．测试同步D触发器的逻辑功能

按图2用与非门74LS00构成同步D触发器,输入端D、C接逻辑开关，输出端Q、Q接电平指示器，按表3要求测试逻辑功能，记录之。

表3 D C 0 1 0 1 Q n+1 Q n = 0 Q n = 1

0 1 3．测试双JK触发器74LS112逻辑功能 (1)测试RD、SD的复位、置位功能

任取一只JK触发器，RD、SD、J、K端接逻辑开关，C端接单次脉冲源，Q、Q端接电平指示器，按表2要求改变RD、SD（J、K、C处于任意状态），并在RD=0（SD= 1）或SD= 0（RD= 1）作用期间任意改变J、K及C的状态，观察Q、Q状态，记录之。

(2)测试JK触发器的逻辑功能

按表4要求改变J、K、C端状态，观察Q、Q状态变化，观察触发器状态更新是否发生在C脉冲的下降沿（即C由1→0），记录之

表4

24

J 0 0 1 1

K 0 1 0 1 C 0?1 1?0 0?1 1?0 0?1 1?0 0?1 1?0 Q n+1 Q n = 0 Q n = 1 (3)将JK触发器的J、K端连在一起，构成T触发器。 C端接入1Hz连续脉冲，用电平指示器观察，Q端变化情况。

C端输入1kHz连续脉冲，用双踪示波观察C、Q、Q的波形，注意相位和时间关系，描绘之。

六、项目拓展：设计用“与非门”组成维持阻塞D触发器，并测试其功能。 七、项目报告

1、列表整理各类型触发器的逻辑功能。 2、总结观察到的波形，说明触发器的触发方式。 3、总结JK触发器74LS112的特点。

4、利用普通的机械开关组成的数据开关所产生的信号是否可作为触发器的时钟脉冲信号，为什么？是否可以用作触发器的其他输入端的信号，又是为什么？

八、项目评价

评分表 主考＿＿＿＿得分______

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考核内容及要求 配分 评分标准 扣分 得分 1、项目要求与方案设计 20 分析项目要求，提出设计方案 2、项目实施步骤 20 拟出项目实施步骤 1、列表整理各类型触发器的逻辑功能。 3、项目报告 50 2、总结观察到的波形，说明触发器的触发方式。 3、总结JK触发器74LS112的特点。 1、项目是否达到预期目的 4、分析总结 10 2、解答项目提出的问题 3、分析还存在着哪些不足并 提出改进建议 26

考核内容及要求 配分 评分标准 扣分 得分 1、项目要求与方案设计 20 分析项目要求，提出设计方案 2、项目实施步骤 20 拟出项目实施步骤 1、列表整理各类型触发器的逻辑功能。 3、项目报告 50 2、总结观察到的波形，说明触发器的触发方式。 3、总结JK触发器74LS112的特点。 1、项目是否达到预期目的 4、分析总结 10 2、解答项目提出的问题 3、分析还存在着哪些不足并 提出改进建议 26

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