杭电计组实验2-超前进位加法器设计实验

实验报告

2018 年 5 月 5 日 成绩： 姓名 专业 任课老师 实验序号 实验时间 阳光男 学号 16041321 课程名称 张翔老师 班级 16052317 计算机科学与技术 张翔老师 2 2018/5/5 指导老师 实验名称 实验地点 《计算机组成原理与系统结构试验》 机位号 默认 《实验二 超前进位加法器设计实验》 1教211 实验设备号 个人电脑+nexy3开发板 一、实验程序源代码 1.一位全加器模块代码： module First_M(A,B,Ci,F,Co); input A,B,Ci; output F,Co; wire A,B,Ci,F,Co; wire S1,S2,S3; xor XU1(F,A,B,Ci), XU2(S1,A,B); and AU1(S2,A,B), AU2(S3,S1,Ci); or OU1(Co,S2,S3); endmodule 2.超前进位电路模块代码： module chaoqian(C,G,P,Ci); output[4:1] C; input[3:0] G,P; input Ci; wire[4:1] C; wire[3:0] G,P; assign C[1]=G[0]|(P[0]&Ci); assign C[2]=G[1]|(P[1]&G[0])|(P[1]&P[0]&Ci); assign C[3]=G[2]|(P[2]&G[1])|(P[2]&P[1]&G[0])|(P[2]&P[1]&P[0]&Ci); assign C[4]=G[3]|(P[3]&G[2])|(P[3]&P[2]&G[1])|(P[3]&P[2]&P[1]&G[0])|(P[3]&P[2]&P[1]&P[0]&Ci); endmodule 3.超前进位加法器(顶层电路模块)代码： module top(A,B,Ci,F,Co); input[3:0] A,B; input Ci; output[3:0] F; output[4:1] Co; wire[3:0] A,B,F,G,P; wire Ci; wire[4:1] Co; and AU0(G[0],A[0],B[0]), AU1(G[1],A[1],B[1]), AU2(G[2],A[2],B[2]), AU3(G[3],A[3],B[3]); or OU0(P[0],A[0],B[0]), OU1(P[1],A[1],B[1]), OU2(P[2],A[2],B[2]), OU3(P[3],A[3],B[3]); chaoqian M(Co,G,P,Ci); First_M FA0(A[0],B[0],Ci,F[0]), FA1(A[1],B[1],Co[1],F[1]), FA2(A[2],B[2],Co[2],F[2]), FA3(A[3],B[3],Co[3],F[3]); endmodule 4.测试代码： module top_test; // Inputs reg [3:0] A; reg [3:0] B; reg Ci; // Outputs wire [3:0] F; wire [4:1] Co; // Instantiate the Unit Under Test (UUT) top uut ( .A(A), .B(B), .Ci(Ci), .F(F), .Co(Co) ); initial begin // Initialize Inputs A = 0; B = 0; Ci = 0; // Wait 100 ns for global reset to finish #100; // Add stimulus here A=1100;B=1011;Ci=0; #100; A=1011;B=0010;Ci=1; #100; A=1011;B=1101;Ci=0; #100; A=1010;B=0010;Ci=1; #100; A=0111;B=1000;Ci=0; #100; A=0011;B=0100;Ci=1; #100; A=1001;B=0001;Ci=0; #100; end endmodule 二、仿真波形 三、电路图 顶层电路模块 顶层电路内部结构： 四、引脚配置（约束文件） NET \NET \NET \NET \NET \NET \NET \NET \NET \NET \NET \NET \NET \NET \ 五、思考与探索 （3）将原有的4位超前进位的二进制加法器通过两次级联拼成1个16位的二级逻辑的超前进位加法器即可。

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