计算机组成原理（下） - 图文

第6章 总线系统

6.1 选择题

1.计算机使用这解优点是便于实现积木化,同时

A.减少了信息传输量 B.提新了信息传输的速度 C.减少了信息传输线的条数,

2.在集中式总线仲裁中 ① 式响应时间最快 ② 方式对电路故障最敏感。 A.菊花链方式 B.独立请求方式 c.计数器定时查询方式 3.系统总线中地址线的功用是 A.用于选择主存单元

B.用于选择进行信息传输的设备

C.用于指定主存单元和 I/0设备接口电路的地址 D.用于传送主存物理地址和逻辑地址 4.数据总线的宽度由总线的定义。

A.物理特性 B.功能特性 C.电气特性 D.时间特性 5.在单机系统中,三总线结构的计算机的总线系统由组成。

A.系统总线、内存总线和I/0总线 B.数据总线、地址总线和控制总线 C.内部总线、系统总线和 I/0总线 D. ISA总线、VESA总线和 PCI总线

6.从总线的利用率来看 ①的效率最低;从整个系统的吞吐量来看 ② 的效率最高。 A.单总线结构 B.双总线结构 C.三总线结构 7.下列陈述中不正确的是

A.在双总线系统中,访存操作和输入/输出操作各有不同的指令 B. 系统吞吐量主要取决于主存的存取周期

C. 总线的功能特性定义每一根线上的信号的传递方向及有效电平范围

D.早期的总线结构以 CPU为核心,而在当代的总线系统中,由总线控制器完成多个总线请求者之间的协调与仲裁

8.一个适配器必须有两个接口: 一是和系统总线的接口,CPU和重配器的数据交换是 ① ,方式;二是和外设的接口,适配器和外设的数据交换是 ② 方式。

A.并行 B.串行 C.并行或串行 D.分时传送 9.下列陈述中不正确的是

A.总线结构传送方式可以提高数据的传输速度

B.与独立请求方式相比,链式査询方式对电路的故障更敏感 C. PCI总线采用同步时序协议和集中式仲裁策略 D.总线的带宽是总线本身所能达到的最高传输速率

10.在的计算机系统中,外设可以和主存储器单元统一编址,因此可以不使用I/〇指令。 A.单总线 B.双总线 C.三总线 D.多种总线

11.以 RS-232为接口,进行7位ASCII码字符传送,带有一位奇校验位和两位停止位,当渡特率为9600波特时,字符传送率为

A.960 B.873 C.1371 D.480 12.下列各项是同步传输的特点。

A.需要应答信号 B.各部件的存取时间比较接近 C.总线长度较长 D.总线周期长度可变

13.计算机系统的输入输出接口是之间的交接界面。 A.CPU与存储器 B.主机与外围设备

C.存储器与外围设备 D.CPU与系统总线 14.下列各种情况中,应采用异步传输方式的是

A. I/〇接口与打印机交换信息 B. CPU与存储器交换信息 C. CPU与 I/0接口交换信息 D. CPU与 PC1总线交换信息 15.描述当代流行总线结构基本概念中,正确的句子是 A.当代流行的总线结构不是标准总线

B.当代总线结构中,CPU和它私有的 cache一起作为一个模块与总线相连 C.系统中只允许有一个这样的CPU模块 16.描述 PCI总线基本概念中,正确的句子是

A. PCI总线是一个与处理器无关的高速外围总线 B. PCI总线的基本传输机制是猝发式传送 C. PCI设备一定是主设备

D.系统中允许只有一条 PCI总线

17.描述 PCI总线基本概念中,不正确的句子是 A. HOST总线不仅连接主存,还可以连接多个 CPU B. PCI总线体系中有三种桥,它们都是 PCI设备

C.以桥连接实现的 PCI总线结构不允许多条总线并行工作 D.桥的作用可使有的存取都按 CPU的需要出现在总线上 18.描述 Future bus+总线基本概念中,不正确的句子是 A. Future bus+是一个高性能的同步总线标准 B.基本上是一个异步数据定时协议

C.它是一个与结构、处理器、技术有关的开发标准

D.数据线的规模在32位、64位、128位、256位中动态可变 19.以下描述的基本概念中,不正确的句子是 A. PCI总线不是层次总线

B. PCI总线采用异步时序协议和分布式仲裁策略 C. Future bus+总线能支持64位地址

D.Future bus+适合于高成本的较大规模计算机系统 参考答案:

1.C 2.①B ②A 3.C 4.B 5.A 6. ①C ②C 7.C 8.①A ②C 9.A 10.A 11.A l2.B 13.B 14.A 15.B 16.A,B 17.C 18.A,C 19. A,B

6.2 分析题

1.①某总线在一个总线周期中并行传送4个字节的数据,假设一个总线周期等于一个总线时钟周期,总线时钟频率为33 MHz,求总线带宽是多少?

②如果一个总线周期中并行传送64位数据,总线时钟频率升为66MHz,求总线带宽是多少? ③ 分析哪些因素影响带宽? 【解】①设总线带宽用 Dr表示,总线时钟周期用 T=1/f表示,一个总线周期传送的数据量用 D表示,根据定义可得: -

Dr=D/T=DX1/T=DXf=4BX33X10^6/s=132MB/s ②因为64位=8B,所以

Dr=DX f=8BX66 X10^6/s=528MB/s

③总线带宽是总线能提供的数据传送速率,通常用每秒钟传送信息的字节数(或位数)来表示。 影响总线带宽的主要因素有: 总线宽度、传送距离、总线发送和接收电路工作频率限制以及数据传送形式。

2.单机系统中采用的总线结构有三种基本类型。请分析这三种总线结构的特点。 【解】 根据连接方式的不同，单机系统中采用的总线结构有以下三种基本类型: ①单总线结构。它是用一组总线连接整个计算机系统的各大功能部件，各大部件之问的所有的信息传送都通过这组总线。其结构如图6. 1 (a)所示。单总线的优点是允许I/0设备之间或 I/0设备与内存之间直接交换信息，只需 CPU分配总线使用权,不需要CPU干预信息的交换。所以总线资源是由各大功能部件分时共享的。単总线的缺点是由于全部系统部件都连接在一组总线上，所以总线的负载很重,可能使其吞吐量达到饱和甚至不能胜任的程度。 ②三总线结构。即在计算机系统各部件之间采用三条各自独立的总线来构成信息通路。这三条总线是:主存总线,输入/输出(I/0)总线和直接内存访问(DMA)总线,如图6.1(b)所示。主存总线用于CPU和主存之问传送地址、数据和控制信息; I/0总线供CPU和各类外设之间通讯用; DMA总线使主存和高速外设之间直接传送数据。一般来说,在三总线系统中，任一时刻只使用_种总线。 ③双总线结构。它有两条总线，一条是系统总线,用于CPU、主存和通道之间进行数据传送； 另一条是 I/0总线,用于多个外围设备与通道之间进行数据传送。其结构如图6.1（c）所示。 双总线结构中，通道是计算机系统中的一个独立部件，使CPU的效率大为提高，并可以实现形式多样而更为复杂的数据传送。双总线的优点是以增加通道这一设备为代价的，通道实 际上是一台具有特殊功能的处理器，所以双总线通常在大型计算机或服务器中采用。

3.分析图6.2所示电路的基本原理,说明它属于哪种总线仲裁方式,并说明这种总线方式的优缺点。

【解】这种电路中,除数据总线 D和地址总线A外,在控制总线中有三根线用于总线使用权的分配:

BS:表示总线忙闲状态,当其有效时,表示总线正被某外设使用。 BR:总线请求线,当其有效时,表示至少有一个外设要求使用总线。 BG:总线授权线,当其有效时,表示总线仲裁部件响应总线请求(BR)。

总线授权信号(BG)是串行地从一个I/O接口送到下一个I/O接口,如果BG达到的接口无总线请求,则继续往下传,如果BG到达的接口有总线请求，BG信号便不再往下传。这意味着该 I/0接口获得了总线使用权。BG信号线就像一条链一样串联所有的设备接口，故这种总线仲裁方式称为链式査询方式。在査询链中,离总线仲裁器最近的设备具有最高优先权，离总线仲裁器越远的设备，优先权越低。

链式査询方式的优点是:只用很少几根线就能按一定优先次序实现总线请求仲裁,并且这种链式结构很容易扩充设备。其缺点是:对询间链的电路故障很敏感，如果第i个设备的接口中有关链的电路有故障，那么，第i个设备以后的设备都不能进行工作。另外，查询链的优先级是固定的；如果优先级高的设备出现频繁的请求，优先级较低的设备就可能长期不能使用总线。

4.分析图 6. 3所示电路的基本原理,说明它属于哪种总线仲裁方式,并说明这种总线仲裁方式的优缺点。

【解】这是属于独立请求总线仲裁方式,其工作原理如下:

每一个共享总线的设备均有一对“总线请求”(BR)和“总线授权”(BG)线。当设备要求使用总线时，便发出“总线请求”信号，总线控制部件中一般有一个排队电路，根据一定的优先次序决定首先响应哪个设备的请求，当请求的设备排上队,便收到“总线授权”(BG)信号，从而可以使用总线。

独立请求方式的优点是:响应时问快,对优先次序的控制也是相当灵活的，它可以预先固定，也可以通过程序来改变优先次序，并且可以在必要时屏蔽某些设备的请求。缺点是:控制线数量多，为控制 n个设备，必须有2n根“总线请求”和“总线授权”线,相比之下链式査询方式只需2根，计数器定时查询方式只需约 1og2n根；另外，总线仲裁器也要复杂得多。 5.分析总线宽度对系统性能的影响。

【解】 总线需要有发送电路、接收电路、传输线(导线或电缆)、转接器(转换插头等)和电源等。这部分比起逻辑线路的成本要高得多，而且转接器占去了系统中相当大的物理空间，往往是系统中不可靠的部分。总线的宽度越宽,相应的线数越多,则成本越高、干扰越大、可靠性越低、占用的物理空间也越大，当然传送速度和吞吐率也越高。此外，总线的长度越长，成本就越高；干扰越大，可靠性越低。为此,越是长的总线，其宽度就应尽可能减小。减小总线宽度的方法可采用线的组合、串/并行转换和编码技术。当然减少总线宽度应满足性能要求以及与所用通信类型和速率相适应为前提。

6.何谓“总线仲裁”？一般采用何种策略进行仲裁，简要说明它们的应用环境。

【解】 连接到总线上的功能模块有主动和被动两种形态。主方可以启动一个总线周期，而从方只能响应主方的请求。每次总线操作，只能有一个主方占用总线控制权，但同一时问里可以有一个或多个从方。

除CPU模块外，I/0功能模块也可提出总线请求。为了解决多个主设备同时竞争总线控制权，必须具有总线仲裁部件，以某种方式选择其中一个主设备作为总线的下一次主方。 一般来说，采用优先级或公平策略进行仲裁。在多处理器系统中，对CPU模块的总线请求采用公平原则处理，而对I/O模块的总线请求采用优先级策略。 7. 比技同步定时与异步定时的优缺点。

【解】 同步定时协议采用公用时钟，具有较高的传输效率。但由于同步总线必须按最慢的模块来设计公共时钟，当各功能模块存取时同相差很大时，会大大损失总线效率。

异步定时的优点是总线周期长度可变，不把响应时间强加到功能模块上,因面允许快速和慢速的功能模块都能连接到同一总线上。但缺点是:总线复杂，成本较高。

8.图6. 4(a)是某种计算机总线定时时序图,请判断它是哪种定时方式的时序图，并分析其控制过程,同时用细线标出信号的相互作用关系。

【解】题目给定的总线定时时序图中，没有同步时钟信号，而且有总线请求，总线授权和设备回答信号，所以，必定是异步双向全互锁总线控制方式。其控制过程如下: ① 当某个设备请求使用总线时，在该设备所属的请求线上发出信号 BRi 。 ② CPU根据优先原则授权后以BGi回答。

③设备收到BGi有效信号，下降自己的BRi信息(使无效)，并上升SACK信号证实已收到BGi信号。

④CPU接到SACK信号后，下降BGi作为回答。

⑤在BBSY为“0”的情况下，该设备上升BBSY表示设备获得了总线控制权，成为控制总线的主设备。

⑥在设备用完总线以后，下降BBSY和SACK,即释放总线。

⑦在上述选择主设备的过程中，现行的主从设备可能正在讲行传送，在此情况下，需要等待

现行传送结束，现行主设备下降BBSY信号后，新的主设备才能上升BBSY，获得总线控制权。 过程①~⑦以及各信号的相互作用关系如图6.4( b)所示。

8.图6.5(a)是有四个部件(控制器)共享总线的、分布式同步SBI总线定时示意图，每个控制器对应一根数据传送请求线TR，其优先权次序是TR0最高，TR3最低；这四条线又都接到各个控制器，每个控制器内部有一个自己是否可用总线的判别电路。公共时钟信号的周期为 T，每个周期可完成一个数据传送。

（1）叙述某个控制器要求使用 SBI总线进行数据传送的实现过程。

（2）图6. 6(b)是图6. 6(a)系统的一个数据传送序列的时序图，试分析其总线控制过程。 【解】(1)某个控制器要求使用SBI总线进行数据传送的步骤如下:

①控制器在决定要进行数据传送的下一个周期T，在本设备对应的请求线上发出TR信号。 ②在该周期末尾判断优先权更高的TR线状态。

③如果没有更高的TR请求,则撤掉本身的TR请求，在下一周期进行数据传送;如果有更高的 TR请求，则不撤掉本身的TR请求，继续做步骤②。 (2)图6. 5(b)的时序图表示一个有三个设备先后控制总线，且设备2连续传送两个数据的数传序列。三个设备(控制器)控制总线的过程如下:

①控制器3在T1周期发总线请求TR3，控制器1和控制器2在T2周期发总线请求TR1，和TR2。

②在T1结束时，控制器3的判别电路识别没有优先权更高的TR请求，因而撤掉TR3，在T2周期进行数据传送。

③在T2结束时，控制器2识别TR1是高的，所以继续保持TR2为高，等待传送机会;而控制器1 识别没有更高级的请求，故撇去TR1，在T3周期进行数据传送。 ④在T3结東时，控制器2识别没有更高级的请求，便撇掉TR2 ，在T4周期进行数据传送。 ⑤控制器2希望連续传送两个数据，所以在T4周期传送数据的同时，升高 TR0 以占用T5周期传送第二个数据，因为 TR0具有最高优先权。

图6. 5(a)中，控制器4没有TR4信号，这是因为它的优先级最低，其他控制器不必获得TR4

信号，控制器4传送数据前不需要发请求信号，在没有任何TR请求的下一周期使可传送数据。TR0不固定分配给任何控制器，只给需连续传送数据(并已获得总线控制制权)的控制器用。

9.图6. 6为某单总线微机系统的数据输入时序图，请说明其传送过程。

【解】图6. 6是数据由从设备到主设备的传送时序图。 首先主设备在地址总线上发出从设备地址,在控制线上发出读信号如图中( 1 ) (此处读表示数据由从设备到主设备，一般指数据从内存到CPU和其他的 I/0设备,而写命令则表示相反的过程) 。 在延迟一段时间(此处是150ns,用于信号畸变和设备地址译码)后,主设备发出主同步信号 MSYN 如图中(2) 。 从设备接到 MSYN后,开始读操作,并将读出的数据送到数据总线上,同时发从同步信号 SSYN如图中(3) 。 主设备接到 SSYN后,延迟一段时间后选通数据,并清除 MSYN即图中(4);再等待75ns后清除地址线和控制线即图中(5)。从设备接到MSYN下降信号后,清除数据线和 SSYN即图中(6) ,于是这一次数据传送结束。

11.计算机系统采用“面向总线”的形式有何优点? 【解】 面向总线结构形式的优点主要有:

①简化了硬件的设计。 从硬件的角度看,面向总线结构是由总线接口代替了专门的I/0接口,由总线规范给出了传输线和信号的规定,并对存储器、I/0设备和 CPU如何挂在总线上都作了具体的规定,所以,面向总线的微型计算机设计只要按照这些规定制作CPU插件、存储器插件以及 I/0插件等,将它们连入总线即可工作,而不必考虑总线的详细操作。 ② 简化了系统结构。整个系统结构清晰,连线少,底板连线可以印刷化。

③ 系统扩充性好。一是规模扩充,二是功能扩充。 规模扩充仅仅需要多插一些同类型的插件;功能扩充仅仅需要按总线标准设计一些新插件。插件插入机器的位置往往没有严格的限制 。 这就使系统扩系既简单又快速可靠,而且也便于査错 。

④系统更新性能好。 因为 CPU、存储器、I/0接口等都是按总线规约挂到总线上的, 因而只要总线设计恰当,可以随时随着处理器芯片以及其他有关芯片的进展设计新的插件,新的插件插到底板上对系统进行更新,而这种更新只需更新需要更新的插件,其他插件和底板连线一般不需更改。

12.请画出用异步方式连续传送字符“a”和“6”的波形图,已知数据位为8位，起止位1位,停止位1位，奇偶校验位1位(奇校验)。 【解】“a”的 ASCII码为61H=01100001B，1的个数为奇数，故校验位为0，“6”的ASCII码为36H=00110110B,1的个数为偶数,故校验位为1。波形如图6. 7所示。

13.画出链式査询电路的逻辑结构图,并说明这种电路的工作过程 。

【解】链式査询方式为每个使用总线的部件设置一定的优先级,在逻辑连接上离总线控制部件(总线仲裁器)越近的部件总线优先级越高。为分配总线使用权,在控制总线中增加三根信号线作为总线控制线: BB :总线忙信号,BB有效(低有效)说明总线正被占用。

BR:总线请求信号,BR有效(低有效)说明至少有一个总线部件正在申请总线使用权。 BG :总线授权(转让)信号 。 表示控制部件响应总线请求。该信号以菊花链的方式串行连接到总线上的各部件,每个部件均有 BGI和 BGO。若某部件的 BGI无效,则它必须置BGO无效。 对总线上的每个部件而言,当其需要申请总线使用权时,内部的逻辑电路将发出一个总线请求有效信号REQ。为便于多个部件的总线请求信号实现“线或”，REQ信号通过一个〇C 门反相器输出为BR信号。 同时,该 REQ信号反相后使 BGO无效,以禁止BG 信号向下传递 。 此时,如果从高优先级一侧传递进来的 BGI信号有效,则该部件接管总线,报画言号变低(OC输出) ,以禁止总线控制器分配总线使用权给其他部件。 若 REQ无效,则从高优先级一侧传递进来的BGI信号将向低优先级传递。

总线上有任一部件申请总线使用权时,BR信号就变为低电平。如果此时总线是空闲的,则BB为高电平。当BR=0且BB=1时,总线仲裁器令BG 有效。该BG 信号以菊花链的方式在各部件之间传递。

图6.8（a）给出了各部件内的链式查询电路的逻辑结构图。图6. 8(b)给出了总线仲裁器逻辑结构图。

这种电路的工作过程为：

①总线空闲(或由主控者使用时) ,BR,BE和BG均无效。 ②任何中清者可以通过置BR=0发出申请。 ③当BR=0且BB=1时控制部件使 BG=1。

④若某部件未申请而收到 BG= 1 ,则置 BGO=1(BG沿菊花链向下传递) 。

⑤若某部件发出申请后,在BR=0、BB= 1和 BGI= 1 (上升沿)三者同时满足的情况下接管总线,同时使 BGO=0,以禁止更低优先级的申请者接管总线使用权 。

⑥任何申请者在占用总线后均使BB=0,以禁止控制部件发出 BG= 1 。 (此时即使更高优先级的部件提出总线申请,也不能得到使用权(非强占优先))

⑦ 占用总线的部件在使用总线完毕后使 BB=1 ,以示归还总线 。 这样,按 BG信号的串行传递,可以达到按优先级使用总线的目的 。 14.何谓分布式仲裁?

【解】分布式仲裁不需要中央仲裁器,每个潜在的主方功能模块都有自己的仲裁号和仲裁器 。 当它们有总线请求时,把它们唯一的仲裁号发送到共享的仲裁总线上,每个仲裁器将仲裁总线上得到的号与自己的号进行比较 。 如果仲裁总线上的号大,则它的总线请求不予响应,并撤销它的仲裁号 。 最后,获胜者的仲裁号保留在仲裁总线上,分布式仲裁是以优先级仲裁策略为基础。

15.图6. 9是分布式仲裁器的逻辑结构图,请对此图进行分析说明。

【解】①所有参与本次竞争的各主设备将其竞争号 CN取反后打到 AB线上,以实现“线或”逻辑。 AB线上低电平表示至少有一个主设备的CNi为1;AB线上高电平表示所有主设备的CNi为0。

②竞争时CN与 AB逐位比较,从最高位(b7)至最低位(b0)以一维菊花链方式进行。 只有上一位竞争得胜者 Wi+1,位为1 ,且 CNi =1 ,或 CNi=0并 ABi为高电平时,才使 Wi 位为1。 但 Wi=0时,将一直向下传递,使其竞争号后面的低位不能送上AB线。

③竟争不过的设备自动撤除其竞争号。 在竞争期间,由于 W位输入的作用,各设备在其内部的 CN线上保留其竞争号并不破坏 AB线上的信息 。

④ 由于参加竟争的各设备速度不一致,这个比较过程反复(自动)进行,才有最后稳定的结果 。 竞争期的时间要足够,保证最慢的设备也能参与竞争 。 16.分析说明图6.10所示某 CPU总线周期时序图。

【解】该总线系统采用同步定时协议。 总线周期是在时钟信号 CLK和 CLK2定时下完成的并与所有的机器周期保持时问上的同步。 一个机器周期由2个 CLK时钟周期组成(T1 ,T2节拍)。机器周期1为读指令周期(W/R=0,D/C=0,M/IO=1)。在 T1时问主方 CPU送出ADS=0信号,表示总线上的地址及控制信号有效,在 T2 时问末尾,从方存储器读出指令并送到数据线 D0~D31上,同时产生 READY=0信号,通知 CPU本次“读出”操作已完成 。 机器周期2为读数据周期,除了 D/C=1外,其余与机器周期1相同。

机器周期3为写数据周期 。 W/R=1 ,写入的数掘-由 CPU输出到数据线 D0~D31上。 假如在一个机器周期内能完成写入操作,则在 T2末尾由存储器产生READY=0信号 。 假如 T2末尾尚来完成写入操作(图6. 10中所示) ,则READY=1,并将 T2延长一个时钟周期 。 CPU在后一个T2末尾检测READY=0,于是结果写入周期。 T2可以多次延长, 直到READY=0为止 。 读

TOC为査询链中每个设备的延迟时间;

TA、 TB、 TC分别为设备 A、B、C的服务程序所需的执行时间; TS、TR为保存现场和恢复现场所需时间; 主存的工作周期 TM。 试问:

①分析 CPU处理设备 A、B、C的服务程序所需的执行时间 。 注意: “中断允许”机构在确认一个新中断之前,先要让即将被中断的程序的一条指令执行完毕。

②就这个中断请求环境来说,系统在什么情况下达到中断饱和? 也就是说,在确保请求服务的三个设备都不会丢失信息的条件下,允许出现中断的极限频率有多高? ③ 如果将系统改为多级中断系统,极限频率如何变化 【解】①中断处理过程和各时间段如图8. 7所示。

假定三个设备同时发出中断请求,那么依次分别处理设备 C、B、 A时问如下: tC= 2TM十 TOC十 TS十 TC十 TR tB= 2TM十2TOC十 TS十 TB十 TR tA= 2TM十3TOC十 TS十 TA十 TR

②三个设备所花的总时间为: T= tC十tB十tA。

T是达到中断饱和的最小时间,即中断极限频率为 f=1/T 。

③ 系统改为多级中断系统,对中断极限频率有影响(重新计算 tC、tB、 tA) 。 17. CPU响应中断应具备哪些条件?画出中断处理过程流程图 。 【解】 响应中断的条件:

① 在 CPU内部设置的“中断屏蔽”触发器必须是开放的 。

②外设有中断请求时,“中断请求”触发器必须处于“ 1 ”状态,保持中断请求信号 。 ③ 外设(接口)“中断允许”触发器必须为“1” ,这样才能把外设中断请求送至 CPU。 ④ 当上述三个条件具备时, CPU现行指令结束的最后一个状态周期响应中断 。 中断处理过程流程图如图8. 8所示。

18.某机用于生产过程中的温度数据采集,每个采集器含有8位数据缓冲寄存器一个,比较器一个,能与给定范围比较,可发出“温度过低”或“温度过高”信号 。 如图8. 9所示,主机采用外设单独编址方式,四个采集器公用一个设备码,共一个接口 。

①如果采用程序査询方式工作,请拟定该接口的方案 。

②如果采用中断方式,如何改进该接口(如何产生中断请求) 。 ③ 请简述在中断方式下的工作原理 。

【解】如图8. 10所示。

① 口中设置了一个状态字,用来存储四个采集器的比较结果,每个采集器对应两个 bit位,分

别表示: 00一正常、10一过低、11一过高。 由于四个采集器公用一个设备码,所以在接口中设置了一个控制字,来指示后续读操作的对象,使用了三个 bit位,分别表示: 100一读状态、000一读采集器0的缓冲、001一读采集器1的缓冲、010一读采集器2的缓冲、011_ 读采集器 0的缓冲。

② 如果采用中断方式需要在接口中添加一个中断逻辑。写控制字时清除中断请求。

控制字的三 bit编码中增加: 110_禁止中断、111允许中断,这两个编码的译码信号将控制中断逻辑中的 EI。 中断逻辑中的请求信号由状态字产生,8bit位中只要有一个“1”(假设不会错误产生 01的状态,只有 00、10、11) ,就产生中断请求 。

③在初始化时写入控制字“111”,中断逻辑中的 EI被设置为允许中断 。 采集器监视温度变化,并实时修改状态字: 正常-00、过低-10、过高-11 。 如果有异常,即至少有一个采集器产生了过高或过低,状态字中就会出现一个“1”,中断逻辑中的请求被设置,向 CPU 请求中断。 CPU响应中断,进入中断服务程序,先写控制字100读状态,再读取,取出的是状态字;检査状态字,看看是哪个或哪几个采集器异常,如果确实有异常再读取采集器当前的温度数值,方法仍然是:先送控制字 000、001、010或 011 ,再读取。

19. 用微处理器构成一个数据采集系统。 输人设备数据准备好后, 将给出就绪READY脉冲状态信号并送出八位并行数据 。 请设计中断方式的输人接口电路, 给出逻辑框图并说明数据输入过程。

【解】输入接口电路如图8. 11所示。

① 8位数据锁存器和8位三态缓冲器用作数据缓冲寄存器暂存输入数据,这二者也可使

用一片三态缓冲锁存器实现 。

② 使用一个 D触发器作为中断请求触发器。

③ 地址译码逻辑用于产生读数据和清除中断请求触发器的端口地址选择信号 。

数据输入的工作过程如下:

当输入设备准备就绪时,它发出就绪状态信号,一方面使数据被打入数据锁存器暂存,另一方面使中断请求触发器置位,向 CPU发出中断请求信号。 如果 CPU响应中断, 则执行中断服务程序,并且通过输人指令访问数据端口打开三态门读入数据,同时将中断请求允许触发器复位,以撤销中断请求 。 CPU在中断服务程序执行完毕后返回被中断的程序继续执行。 20.磁盘、磁带、打印机三个设备同时工作:磁盘以30μs的间隔向控制器发 DMA请求,磁带以45μs的间隔发 DMA请求,打印机以150μs的间隔发DMA请求。 假定 DMA 控制器每完成一次 DMA传送所需时间为5μs,画出多路 DMA控制器工作时空图 。

【解】根据传输速率,磁盘优先权最高,磁带次之,打印机最低。工作时空图如图8. 12所示。21.某 I/0系统有四个设备:磁盘(传输速率为500000位/秒)、磁带(200000位/秒)

磁带打印机DMA请求主存·一.总线仲裁器I/l0 控制器DMA控制器. If0 控制器DMA控制、打印机(2000位/秒)、CRT(1000位/秒) ,试用中断方式、DMA方式组织此 I/0系统。画出包括 CPU部分总线控制器在内的I/0方式示意图,并略作文字说明 。 【解】示意图如图8. 13所示。 根据设备传输速率不同,磁盘、磁带采用 DMA 方式, 打印机、 CRT采用中断方式,因而使用了独立请求与链式询问相结合的二维总线控制方式 。 DMA 请求的优先权高于中断请求线 。 每一对请求线与响应线又是一对链式查询电路。

22.某系统有2台磁带机(1个接口可控制两台磁带机)、2块磁盘(1个接口只控制1 块磁盘) ,还有一个终端、两台打印机,系统采用通道结构,请给出示意图 。

【解】使用选择通道连接磁带机,数组多路通道连接磁盘,字节多路通道连接终端和打印机。如图8. 14所示。

23.若设备的优先级依次为 CD- ROM、扫描仪、硬盘,请用标准接口 SCS I进行配置,画出配置图。

【解】 SCSI接口以菊花链形式最多连接8台设备。配置图如图8. 15所示。

24.有以下外设:硬盘、扫描仪、打印机、CD-ROM、数字相机,请利用 IEEE1394接口进行连接,画出配置图 。

【解】配置图如图8. 16所示,主端口是1394树形配置结构的根接点。 一个主端口最多可连接63台设备,每个设备称为一个节点,它们构成亲子关系 。 其中右侧按菊花链式配置,左侧按亲子关系连接 。

第9章 并行组织与结构

9.1 选择题

1．下面的论述中,不正确的是

A．超线程技术在一颗处理机芯片内设计多个逻辑上的处理机内核 B．多线程技术能够屏蔽线程的存储器访问延迟,增加系统吞吐率 C．多指令流单数据流(MISD)结构从来没有实现过

D．超标量技术是同时多线程技术在英特尔系列处理机产品中的具体实现 2．下面关于并行处理技术的论述中,正确的是

A．超标量流水线技术是指在一个处理机芯片上包含多个独立运行的内核的技术 B．多核处理机技术是指在一个处理机芯片上设计多个逻辑处理机内核的技术 C. 超线程技术是指在操作系统的支持下,在一个处理机上同时运行多道程序的 技术 D. 机群系统由一组完整的计算机(节点)通过高性能网络或局域网连接而成

3.图9. 1描述的处理机结构中,属于超线程处理机的是 ① ,属于多核处理机的是 ② 。

4.下面的论述中,不正确的是

A.指令级并行处理(ILP)通过增加每个时钟周期执行的指令条数来提高处理机性能

B.超线程技术在一颗处理机芯片内设计多个逻辑上的处理机内核,这些逻辑上的内核可以共享处理机内的二级 cache等资源,但每个线程有自己独立的运算器 C.英特尔集成众核处理机可作为中央处理机的协处理机工作

D. 多处理机系统利用任务级并行的方式提高系统性能,既把任务并行化并分配到多个处理机中去执行

5.以下关于超线程技术的描述,不正确的是

A.超线程技术可以把一个物理内核模拟成两:个逻辑核心,降低处理部件的空闲 B.相对而言,超线程处理机比多核处理机具有更低的成本 C.超线程技术可以和多核技术同时应用 D.超线程技术是一种指令级并行技术 6.总线共享 cache结构的缺点是 A.结构简单 B.通信速度高 C.可扩展性较差

D.数据传输并行度高 7.以下表述不正确的是

A.超标量技术让多条流水线同时运行,其实质是以空间换取时间

B.多核处理机中,要利用发挥处理机的性能,必须保证各个核心上的负载均衡 C.现代计算机系统的存储容量越来越大,足够软件使用,故称为“存储墙”

D.异构多核处理机可以同时发挥不同类型处理机各自的长处来满足不同种类的应用的性能和功耗需求

8.计算机系统中的并行性是指 A.只有一个事件发生

B.两个以上的事件不在同一时刻发生

C.两个以上的事件不在同一时间间隔内发生

D. 两个以上的事件在同一时刻发生或同一时间间隔内发生 9.从处理数据的角度看,不存在并行性的是

A.字串位串 B.字串位并 C.字并位串 D.字并位并 10. 从执行程序的角度看,并行性等级最高的是 A.指令内部并行 B.作业或程序级并行 C.指令级并行

D.任务级或过程级并行

11. 按指令流(I)和数据流(D)的组织方式,单处理机系统属于结构 。 A. SISD B. SIMD C. MISD D. MIM

12. 按指令流(I)和数据流(D)的组织方式,多处理机系统属于结构 。 A. SISD B. SIMD C. MISD D. MIM

l3. 按指令流(I)和数据流(D)的组织方式,机群系统属于结构 。 A. SISD B. SIMD C. MISD D. MIM

l4. 按指令流(I)和数据流(D)的组织方式,多核处理机系统属于结构 。 A. SISD B. SIMD C. MISD D. MIM

15.以下处理中进入并行处理领域的是 A.指令内部微操作并行 B.指令级并行 C.字串位并

D.任务级或过程级并行 16.多处理机实现级并行。

A.指令内部 B.指令 C.处理机内部 D.作业或程序 17．多处理机分类中,不属于紧耦合系统的是

A．SMP(对称多处理机) C.MPP(大规模并行处理机)

B.PVP(并行向量处理机) D.DSM(分布共享存储器多处理机)

18.在以下四种类型的 MIMD计算机中,只有不能采用商品化的通用微机来构成并行处理系统。

A. SMP(对称多处理机) B.PVP(并行向量处理机) C.MPP(大规模并行处理机)

D. DSM(分布共享存储器多处理机) 19.下列机器中,属于机群系统的是 A.刀片服务器

B.至强融核众核处理机系统

C.AMD速龙(Ath1on)X2双核处理机系统 D.NetBurst微体系结构的志强处理机系统 20.以下描述中,概念正确的是

A.机群系统是由一组完整的计算机(结点)通过高性能的网络或局域网互联而成 的系统,它作为一个单独的统一资源来使用,具有单一系统形象的特点 B.机群系统就是局域网 C.机群系统就是MPP

D.机群系统就是多台异构型计算机的互联系统 21.以下描述中,不正确的是

A. 根据 Amdahl定理,程序的加速比决定于串行部分的性能 B. 多核处理机上运行的每个线程都具有完整的硬件执行环境 C. 按计算内核的对等与否,CMP 可分为同构多核和异构多核两种 D. 线程的切换比进程的切换代价大 22.以下陈述中不属于机群系统特征的是

A.机群的每个结点上驻留有完整的操作系统 B.机群的各结点间通过共享磁盘实现信息交换 C.机群的各结点通过低成本的商用网络互连 D.机群的每个结点都是一个完整的计算机

23. 以下关于超线程技术的描述中,不正确的是 A.超线程技术是一种低成本的多核技术

B.超线程技术减少了处理机的闲置时问,提高了处理机的运行效率

C.粗粒度多线程只有在遇到代价较高的长延迟操作时才由处理机硬件进行线程切换 D.采用超线程技术可在同一时间里让应用程序使用处理机芯片的不同部分 24.以下关于多核技术的描述中,不正确的是

A.处理机片内使用共享的 L2 cache取代各个核私有的 L2 cache能够获得系统整体性能的提升

B.多核处理机核间耦合度高,可以在任务级、线程级和指令级等多个层次充分发挥程序的并行性

C.图形处理机(GPU)与通用 CPU集成在一颗芯片上构成异构多核处理机 D.与交叉开关结构相比,总线结构能够有效提高核间数据交换的带宽

25.高效的核间通信机制是片上多核处理机高性能的重要保障,目前比较主流的片上高效通信机制有

A.片上网络结构

B.总线共享 cache结构 C.交叉开关互连结构

D.共享磁盘结构 参考答案:

1. D 2. D 3.①A ②C 4.B 5.D 6. C 7. C 8.D 9.A 10. B 11. A 12. D 13. D 14. D 15. D 16.D 17. C 18. B 19. A

20. A 21.D 22.B 23. A 24. D 25. A、B、C 9.2 分析计算题

1· 试比较超线程处理机与多核处理机的优劣 。

【解】超线程技术是在原有单线程处理机的基础上增加少量成本(复制必要的线程上下文相关的部件) ,允许处理机在同一个周期从不同的线程取指令发射执行 。 不同的线程共享同一个流水线 。 超线程技术能够有效地提高芯片上的资源利用率,本质上仍然是多个线程共享一个处理机核 。 因此,采用超线程技术是否能获得的性能提升依赖于应用程序以及硬件平台 。 资源冲突会限制处理机的并行操作能力 。

多核处理机技术把多个独立的处理机核集成到同一个芯片之上,利用片上更高的通信带宽和更短的通信时延,挖掘出线程级的更高并行性 。 每个线程都具有完整的硬件执行环境,故各线程之间可以实现真正意义上的并行 。 由于多个处理机核相互独立,故在运行多个线

程时不会引起资源竞争 。 但多核架构中灵活性的提升是以牺牲资源利用率为代价的。 2. 如果一条指令的执行过程分为取指令、指令分析、指令执行三个子过程,且这三个子过程的延迟时间都相等 。 请分别画出指令顺序执行方式、指令流水执行方式的时空图 。 【解】时空图如图9.2所示。

3. 如果一条指令的执行过程分为取指令、指令分析、指令执行三个子过程,且取指令、分析指令 、执行指令三个过程段的时间都是Δt,分别求指令顺序执行、指令流水执行两种方式执行 ;n=2000条指令所用的总时间 。 【解】①顺序执行方式:

T= 3n X△t= 3 X2000Δt= 6000Δt ②流水执行方式:

T= (n十2) XΔt = (2000十2) XΔt= 2002Δt

4.设有 k =4段指令流水线,各功能段分别为取指令、指令译码、指令执行和结果写回，分别用S1.S2.S3和s4表示，各段延迟时间均为Δt.若连续输入n条指令,请画出指令流水线的时空图

【解】在指令连续输入流水线的理想情况下,一条k段流水线能够在 是K+n-1个时钟周期(Δt)内完成 n条指令,如图9. 3所示。

5.利用第4题的条件和时空图,要求:

(1）推导流水线吞吐率 P的公式,它定义为单位时间中输出的指令数;

(2)推导流水线加速比 S的公式, 它定义为顺序执行 n条指令所用时间与流水执行n条指令所用时间之比;

(3)推导流水线效率 E的公式,它定为n条指令占用的时空区有效面积与在k个流水段中执行 n 条指令占用的矩形时空区总面积之比 。

【解】(1)从流水线时空图可看出,完成第1条指令需要用k个时钟周期,后续n- 1条指令可以在后续的 n-1个时钟内完成 。 因此流水线完成 n条指令所需的总 时间为 Tk= (k+n-1)Δt

根据定义,吞吐率 P为 p=n/Tk=n/(k+n-1)Δt

(2)顺序执行 ;n条指令所用的总时间 T0为 T0= (kΔt) · n

根据定义,加速比 S的公式为

S= T0/Tk=n.kΔt/(k+n-1)Δt=nk/k+n-1 (3)流水线效率 E的公式为 E=knΔt/k(k+n-1)Δt=n/k+n-1

式中分子部分是在k个流水段中执行 n 条指令占用的时空图总面积 。

6.利用第5题的公式,求流水线最大吞吐率 Pmax、最大加速比 Smax、最高效率Emax并说明它们的物理意义。

【解】第5题得到的三个公式是在k个流水段中执行 n条指令时的吞吐率、加速比和效率,当 n→∞时,分别得到最大值。

Pmax = limn/(k+n-1)Δt=n/nΔt=1/Δt

也即当 n→∞时,流水线在每个时钟周期(Δt)内有一条指令下线 。 Smax= lim nk/k+n-1=nk/n=k

也即当 n→∞时,流水线的最大加速比等于流水线的段数 。

当 n→∞时,分子分母两部分的时空区面积接近于相等,流水线有最高效率 。 Emax= lim n/k+n-1=n/n=1

也即当 n→∞时,分子分母两部分的时空区面积接近于相等,流水线有最高效率 。

7.设 F为一个计算机系统中 n台处理机可以同时执行的程序的百分比,其余代码必须用单台处理机顺序执行 。 每台处理机的执行速率为 f(MIPS) ,并假设所有处理机的处理能力相同 。 (1)试用参数n、F、x, 推导出系统专门执行该程序时的有效 MIPS速率表达式 。 (2)假设 n=32,x=8 MIPS,若期望得到的系统性能为 64 MIPS,试求 F值。

【解】(1)设总指令数为 m,并行指令数为 m(P) ,顺序指令数为m(S) ,则总执行时间T为

T=m(P)/nx+m(S)/x=mF/nx+m(1-F)/x 有效 MIPS表达式为

MIPS=m/T=m/(mF/nx)+(m(1-F)/x=m/(mF=nm-nmF)/nx=nx/n(1-F)=F (2)在上式中代入已知条件: 求得 F=o· 9o=90%。

8.某同构多核处理机由 C。到 Cm-1共 m个处理机核组成,采用总线共享 cache结构连接在同一条总线上。在某个给定的时间段里,任何一个处理机核使用总线的概率都是P。请分别求出总线空闲、只有一个核请求总线和多于一个核请求总线三种情况出现的概率。

【解】某一个处理机核提出总线请求的概率是.p ,故其不发出总线请求的概率是1 -P 。 因此,所有处理机核均不提出总线请求的概率是( 1-p)^m ,即总线空闲的概率为( 1 -P)^m 。 类似地,处理机核 C。提出总线请求的概率是 p,处理机核 C1到 Cm-1 ,均不发出总线请求的概率是(1—P)^m- 1 。 故处理机核 Co提出总线请求而处理机核 C1到 Cm-1均不发出总线请求的概率是 p ( 1 -P)^m-1 。 由于各个核使用总线的概率是相等的,所以只有一个核请求总线的概率为 m p(1-p)^m-1 。由于总线被使用的情况必定是总线空闲、只有一个核请求总线或多于一个核请求总线三种情况之一,故多于一个核请求总线的概率为1- (1 -P)^m-mP(1 -P)^m-1

9. 假设某同构多核处理机有 n个处理机核,各个核通过共享总线方式访问共享主存存取数据,且各个处理机核均配备私有的指令存储器空间 。 若平均每四条指令中有一条指令需要访问共享数据存储空间,且访存时在整个指令周期中都占用总线 。 ( 1 ) 若 n =32 ,该处理机比单核处理机运行速度快多少? (2 ) 若 n= 64 ,该处理机比单核处理机运行速度快多少?

【解】(1)由于32个核共享总线,故在32个指令执行时间内平均每个核将获得一次访问数据存储空间的机会,而每访问一次数据存储空间将可以执行4条指令。 故在32个指令执行时间内可执行32X4=128条指令。 .

而单核处理机在32个指令执行时间内可执行32条指令。故32核处理机与单核处理机相比,速度仅提高128/32=4倍。 (2) 由于64个核共享总线,故在64个指令执行时间内平均每个核将获得一次访问数据存储空间的机会,而每访问一次数据存储空间将可以执行4条指令。 故在64个指令执行时问内可执行64 X4=256条指令。

而单核处理机在64个指令执行时间内可执行64条指令。故64核处理机与单核处理机相比,速度仅提高256/64=4倍。

10. 如果一台 SIMD计算机和一台流水处理机具有相同的计算性能,对构成它们的主要部件分别有什么要求?

【解】一台具有 n个处理单元的 SIMD计算机与一台具有一条 n级流水线并且时钟周期为前者1/n的流水处理机的计算性能相当,两者均是每个时钟周期产生 n个计算结果 。

但是,SIMD计算机需要数量为流水处理机 n倍的硬件部件(即 n个处理单元) ,而流水处理机中流水线部件的时钟速率要求比 SIMD计算机快 n倍,同时还需要存储器的带宽也是 SIMD计算机的 n倍。

l1. 某程序完成标量运算,原来在英特尔至强处理机上运行 。 如果在该机中增加至强融核扩展卡并将该程序移至卡上运行,程序运行时间是否能大幅度缩短? 为什么? 【解】程序运行时问不会大幅度缩短。

因为英特尔集成众核架构适合 SIMD结构, 但在执行标量代码时每个核相对较慢 。

只有运行存在大量规则数据并行的应用程序时,英特尔集成众核才能达到最优性能。而标量运算程序在集成众核上运行并不会发挥硬件的并行优势。 l2. 多处理机系统和多计算机系统的差别是什么?

【解】多处理机系统和多计算机系统都属于多机系统,但多处理机系统和多计算机系统的差别是:

( 1 ) 多处理机是多台处理机组成的单机系统,多计算机是多台独立的计算机 。

(2) 多处理机中各处理机逻辑上受统一的操作系统控制,而多计算机的操作系统逻辑上是独立的。

(3) 多处理机问以单一数据、向量、数组和文件交互作用,多计算机经通道或者通信线路以数据流的方式进行交互 。

(4) 多处理机作业、任务、指令、数据各级并行,多计算机多个作业并行 。 13. Amdahl定律给出了加快某部件执行速度所获得的系统性能加速比 Sp的公式:

Sp=To/Tn=1/(1-Fe)+Fe/Se 式中, To为改进前整个任务的执行时间; Tn为改进后整个任务的执行时间;Fe为计算机执行某个任务的总时问中可被改进部分的时间所占的百分比; Se为可改进部分采用改进措施后比没有采用改进措施前性能提高的倍数 。 请问:

(1)参数 Fe、Se、(1-Fe)和 Sp的数值大小如何理解? (2) 假设系统某一部件的处理速度加快到原e的 9 倍,但该部件的原处理时间仅为整个运行时间的45 % ,问采用加快措施后能使整个系统的性能提高多少?

【解】(1) Fe小于1, Se大于1, (1-Fe)表示不可改进部分,总是小于1。 当Fe=0,即没有改进部分时,Sp=1.

当 Fe≠0,即有改进部分时,Sp>1。当Se→∞时,Sp= 1/(1-Fe)。 (2)根据题意,Fe=0.45,Se=9,代入公式得

Sp=1/(1-Fe)+Fe/Se=1/(1-0.45)+0.45/9≈1.56

14.假设使用1oo台多处理机系统获得加速比为8o,求原计算程序中串行部分所占的比例是多少?

【解】设加速比为 Sp ,可加速部分比例为 Fe,理论加速比为 Se。根据 Amdahl定律,有 Sp=1/(1-Fe)+Fe/Se

为简单化,假设程序只在两种模式下运行:①使用所有处理机的并行模式;②只用一个处理机的串行模式 。 假设并行模式下的理论加速比 Se即为多处理机的台数,加速部分的比例 Fe即并行部分所占的比例、,代入上式,有

80=1/(1-Fe)+Fe/100 求得并行比例 Fe=0. 9975=99. 75%,串行比例1-Fe=0. 25%。

15.在某细粒度多线程处理机中,如果一条指令访存时在 L1 cache中缺失,但在 L2

cache中命中,总共要消耗 n个周期。如果采用多线程隐藏 L1 cache的缺失,那么需要立 即运行多少个线程才能避免出现死周期?

【解】如果处理 L1 cache缺失需要消耗 n个周期,则至少需要立即运行 n个线程,占用

n个周期。 在 n个周期之后,被阻塞的线程能够获取 L2 cache中的访存数据并将继续运行。 16.某异构多核处理机由 Core0 、Core1、Core2、Core3四个核组成,四个核各自完成一次平方运算所需的时间分别为 T、T/2、T/3和 T。 现需计算一个256个整数的数组的每个整数的平方值,分别按以下两种方案分配计算任务:

方案1 :Core0计算32个整数,Core1计算128个整数,,Core2计算64个整数、Core3计算32个整数;

方案2:Core0计算48个整数,Core1计算128个整数,Core2计算80个整数、Core3执 行其他任务(不参与计算) 。 忽略访存延迟的影响 。

( 1 ) 求两种方案下完成任务所需的时间 。

(2 ) 若定义各个处理机核不空闲的时间总和与各个处理机核总执行时间总和之比为 处理机的利用率,求该处理机执行以上任务时的利用率 。

【解】( 1 ) 完成任务所需的时间为各个核运行时间的最大值 。 方案1完成任务所需的时问为

max(32X T, 128X T/2,64X T/3,32X T)= max(32T,64T,21T,32T) = 64T 方案2完成任务所需的时间为

max(48XT,128XT/2,80XT/3,0XT)= max(48T,64T,26. 7 T,0)= 64T

(2)处理机的利用率:

方案1处理机的利用率为

(32X T十128X T/2十64X T/3十32X T)/(64TX4) =(32十64十21十32)/256=58. 2%

方案2处理机的利用率为(Core3不计算在内) :

(48XT十128XT/2十80XT/3)/(64TX3)=(48十64十26.7)/192 = 72.2%

17.在多处理机系统中,各个核心私有的 cache会引起各个私有 cache之间以及私有cache与共享主存之问的 cache一致性问题。 请举例说明有哪些具体原因可能会导致cache一致性问题?

【解】出现 Cache一致性问题的原因主要有三个:共享数据写操作、进程迁移和 I/O传输 。 (1)共享数据写操作引起的不一致。 例如,两台处理机 P1和 p2分别将共享存储器 M 中的某个数据 X拷贝至私有 cache C1和C2 中后(如图9. 4(a)所示) ,若处理机 P1把私有cache C1中的 X的值改写为 X' ,就会产生数据不一致问题:若处理机 p1采用写直达策略, 则共享主存中的数据也将变为 X' ,但C2 中还是 X;若处理机 P1采用写回策略,则 C1中的数据被改写,但共享主存中还是 X。

(2)进程迁移引起的数据不一致。 例如,处理机P1,将共享主存 M中的某个数据 X拷贝至私有 cache C1后(如图9. 5(a)所示) ,若处理机 P1把私有 cache C1中的 X的值改写为X’,且 P1采用写回策略,则修改过的 X’仍在处理机 P,的私有 cache C,中。 当由于某种原因处理机 P1上运行的进程被迁移到处理机 P2上运行,则该进程运行时将从主存读取数据,此时将得到 X,而这个 X是“过时”的(如图9. 5(b)所示) ,故会产生数据不一致问题。

采用写直达策略也可能导致因进程迁移引起的数据不一致。 例如,两台处理机 P1和P2分别将共享存储器 M中的某个数据 X拷贝至私有 cache C1和 C2中后,若处理机 P2把私有 cache C2 中的 X的值改写为 X’,若处理机 P2采用写直达策略,则共享主存中的数据也将变为 X’,但处理机 P1的私有 cache C1,中仍然是 X(如图9. 5(c)所示)。

(3) I/O传输所造成的数据不一致:这是因为 I/O操作往往不经过 cache而直接改写共享主存。例如,两台处理机 P1,和 P2分别将共享存储器 M中某个数据 X拷贝至私有cache C1和 C2中后(如图 9· 6(a)所示) ,当 I/O操作将一个新的数据 X'直接写入共享主存时(如图9. 6(b)所示),就导致了共享主存和私有 cache之间的数据不一致。

另一种由 I/O传输所造成的数据不一致的情况是:两台处理机 P1和 P2分别将共享存储器 M中的某个数据 X拷贝至私有 cache C1和 C2中后,若处理机 P1把私有cacheC1 中 的 x的值改写为 x’,,且处理机 P1采用写回策略,当 I/O操作从共享主存读取 X时(如图9. 6(c)所示),显然这个 X是“过时”的。

18.某同构双核处理机结构如图9. 7所示。处理机采用两级 cache结构,每个核都有自己私有的 L1 cache,两个核共享 L2 cache。 L1 cache行大小为2KB,采用2两路组相联映射,访问延迟为30ns/字。 L2共享 cache行大小为4KB,采用直接映射方式,访问延迟为 80ns/ 字。主存的访问延迟为2oons/字。处理机字长为32位。 已知该处理机上运行的进程含两个线程,代码如下:

他中断源产生另一次中断进行干扰 。

A.中断允许 B.中断请求 C.中断屏.蔽 D.DMA请求 12·下列各项中,不属于安腾体系结构基本特征的 A.超长指令字

B.B.显示并行指令计算 C.推断执行 D.超线程 答案:

1.B 2.A 3. C4. D 5. B 6. C 7. B 8. C9. A10. A 11. C 12. D

模拟卷四

1.世界上第一个半导体存储器是年由仙童半导体公司开发的 。

A.1960 B.1969 C. 1970 D. 1971

2.IEEE754标准32位浮点数格本中,符号位为1位,阶码为8位,尾数为23位,则它所能表示的最大规格化正数为 A.十(2-2^-23)X2^+127 B.十(1_2^-23)x2^+127 C.十(2-2^-23)X2^十225 D.2^十127-2^-23

3.在定点二进制运算器中,减法运算一般通过来实现。

A.原码运算的二进制减法器 B.补码运算的二进制减法器 C.原码运算的十进制加法器 D.补码运算的二进制加法器 4. 某计算机字长32位,其存储容量为256MB,若按字编址,它的寻址范围是 A. 64MB B. 32MB C. 32MW D.64MW

5. 一个32位微处理器采用片内4路组相联 cache,其存储容量为16KB,其行大小为4个32位字。 主存地址格式中所确定的标记 s-d、组地址 d、字地址ω分别是位。 A. s-d_20,d=10,ω=2 B. s-d=18,d=12,ω=2 C. s-d=22,d=8,ω=2 D. s-d=20,d=9,ω=3

6.单地址指令中为了完成两个数的算术运算,除地址码指明的一个操作数外,另一个常需采用 A.堆栈寻址方式 B.立即寻址方式 C.隐含寻址方式 D.间接寻址方式

7.下列有关 PCI总线基本概念描述中不正确的句子是 A.PCI总线采用异步时序协议

B.PCI总线的基本传输机制是猝发式传送 C.PCI设备可以是主设备,也可以是从设备 D.系统中允许有多条 PCI总线

8.CRT的分辨率为1024X1024像素,像素的颜色数为256,则刷新存储器的容量为。 A. 512KB B. 1MB C. 256KB D.2MB 9.为了便于实现多级中断,保存现场信息最有效的方法是采用

A.通用寄存器 B.堆栈 C.存储器 D.外存 10.特权指令是由执行的机器指令。

A.中断程序 B.用户程序C.系统程序 D.外存 11. 虚拟存储技术主要解决存储器的问题 。

A.速度 B.扩大存储容量 C.成本 D.前三者兼顾 12. 在安腾处理机中,控制推测技术主要用于解决问题。 A.中断服务

B.与取数指令有关的控制相关 C.与转移指令有关的控制相关 D.与存数指令有关的控制相关

答案: 1. C 2. A 3. D 4. D 5. A 6.C 7.A 8.B 9.B10. C 11. B 12. B

模拟卷五

1. 2009年世界500强超级计算机排序中,中国研制的“星云号”超级计算机位居世界第二,其运算速度是秒

A.12万亿次 B.127万亿次 C. 1271万亿次 D.10000万亿次 2. 下列数中最小的数是

A.(101001)2 B.(52)8 C. (00101001)BCD D. (233)16

3. IEEE754标准64位浮点数格式中,符号位为1,阶码为11位,尾数为52位则它能表示的最小规格化负数为

A. -(2-2^-52)x2^-1023 B. -(2-2^-52)X2^+1023 C.-1x2^-1024 D.-(1-2^-52)X2^十2047

4.假设主存储器容量16Mx32位,cache容量为64KX32位,主存与 cache之间以每块4X32位大小传送数据。若用直接映射方式组织 cache,它的行地址=位。

A. 10 B. 14 C.8 D.9

5. 交叉存储器实质上是一种多模块存储器,它用方式执行多个独立的读写操作。 A.流水 B.资源重复 C.顺序 D.资源共享 6. 寄存器间接寻址方式中,操作数在

A.通用寄存器 B.主存单元C.程序计数器 D.堆栈 7. 机器指令与微指令之间的关系是 A.用若干条微指令实现一条机器指令 B.用若干条机器指令实现一条微指令 C.用一条微指令实现一条机器指令 D.用一条机器指令实现一条微指令

8.流水线中造成控制相关的原因是执行指令引起。 A.条件转移 B.访内 C.算逻 D.无条件转移 9. PCI总线是一个高带宽且与处理器无关的标准总线 。 下面描述中不正确的是。 A.采用同步定时协议 B.采用分布式仲栽策略 C.具有自动配置能力 D.适合于低成本的小系统 10. 下面描述中,不属于外围设备三个基本组成部分的是。

A.存储介质 B.驱动装置 C.控制电路 D.计数器 11. 中断处理过程中,项是由硬件完成。

A.关中断 B.开中断 C.保存CPU现场 D.恢复CPU现场

12. 64位的安腾处理机设置了四类执行单元 。 下面陈述中,项不属于安腾的执行单元 。 A.浮点执行单元 B.存储器执行单元 C.转移执行单元 D.位操作执行单元 答案:

1.C 2.C 3. B 4.B 5.A 6.B 7. A 8. A 9.B10. D 11.A 12.D

模拟卷六

1.运算器的核心功能部件是

A.数据总线 B. ALU C.状态条件寄存器D.通用寄存器

2.某单片机字长16位,其存储容量是64KB。 若按字节编址,它的寻址范围是

A. 2^16 B. 2^15 C. 64KB D. 32KB 3.某 SRAM芯片,其容量为1MX8位,除电源和接地端外,控制端有 E和 R/W,该芯片的管脚引出线数目是

A. 20 B. 28 C. 30 D. 32 4.双端口存储器所以能进行高速读写操作,是因为采用 A.高速芯片 B.新型器件 C.流水技术

D. 两套相互独立的读写电路

5.CPU执行一段程序时,cache完成存取的次数为1900次,主存完成存取的次数为100次,则 cache的命中率是

A. 0.92 B.0.95 C.0.85 D. 0.93

6.微程序控制器为了确定下一条微指令的地址,通常采用断定方式,其基本思想是 A.用程序计数器 PC来产生后继指令地址

B. 用微程序计数器μPC来产生后继微指令地址

C.通过微指令下地址字段和判别字段测试产生后继微指令地址 D. 通过指令中制定一个专门字段来控制产生后继微指令地址

7. 某计算机的指令流水线由4个功能段组成,指令流经各功能段的时间(忽略各功能字段之间的缓存时间)分别为100ns、90ns、80ns和60ns.,则该计算机的 CPU时钟周期至少是 A. 100ns B. 90ns C.80ns D. 60ns 8. CPU中跟踪指令后继地址的寄存器

A.地址寄存器 B.程序计数器 C.指令寄存器 D.通用寄存器 9.某寄存器中的施为指令码,只有 CPU的才能识别它

A.指令译码器 B.判断程序 C.微指令 D.时序信号 10. 为实现多级中断,保存现场信息最有效的方法是采用

A.通用寄存器 B.堆栈 C.主存 D.外存

11. 采用 DMA方式传送数据时,每传送一个数据,就要占用一个的时间 。 A.指令周期 B.机器周期 C.存储周期 D.总线周期

12. 下面一组顺序执行的安腾处理机的指令中,在指令之后加人停止标志的是 A. 1d8r7=[r2]

B. addr6=r8,r9 C. SUBr3=r1,r4 D. add r5=r3,r7 答案:

1. B 2. A 3. C 4. D5. B 6. C7. A 8. B9. A10. B 11. C 12. C

模拟卷七

1.定点8位字长的字,采用2的补码形式表示8位二进制整数(其中一位符号位)可表示的数的范围为

A. -127~十127

B.-2^-127 ~十2^-127 C. 2^-128~2^+127

D. -128~十127

2.已知x和y是两个整数,用补码乘法求得[x×y]补= 11000011,则补码乘积的十进制数值为 A. -61 B.十61 C.十165 D。-165

3. 主存容量16Mx32位,cache容量为64KX32位,主存与 cache之间以每块4X32 位大小传送数据。若采用每组2行的组相联方式组织 cache,则标记 s-d=位。

A.8 B. 9 C. 10 D.13 4. 双端口存储器在情况下会发生读写冲突 。

A.左右端口地址码不同 B.左右端口地址码相同 C.左右端口数据码不同 D.左右端口数据码相同 5.用于对某个寄存器中操作数的寻址方式为

A.直接 B.间接 C.寄存器 D.寄存器间接 6. 程序控制类的指令功能是 A.进行算术运算和逻辑运算

B.进行主存与 CPU之间的数据传送

C. 进行 CPU和 I/O设备之间的数据传送 D.改变程序执行的顺序

7.安腾处理机的典型指令格式为位。

A. 32 B. 64 C.41 D.48

8. 冯·诺依曼计算机中指令和数据均以二进制形式存放在存储器中,CPU区分它们的依据是 A.指令操作码的译码结果 B.指令和数据的寻址方式 C.指令周期的不同阶段 D.指令和数据所在的存储单元 9.下列关于 RISC和 CISC的描述中,不正确的是 A. RISC大多数指令在一个时钟周期内完成 B. RISC一定是流水的 C. CISC一定是流水的

D. RISC普遍采用硬布线控制器

10. CRT的颜色为256色,则刷新存储器每个单元的字长是

A.256位 B. 16位 C.8位 D. 7位 11. 在下列发生中断请求的条件中是必须满足的 。

A.一条指令执行结束 B.一次I/O操作结束 C.机器内部发生故障 D.一次DMA操作结束

12.虚拟存储器中段页式存储管理方案的特性为

A.空间浪费大,存储共享不易,存储保护容易,不能动态连接 B. 空间浪费小,存储共享容易,存储保护不易,不能动态连接 C.空间浪费大,存储共享不易,存储保护容易,能动态连接 D.空间浪费小,存储共享容易,存储保护容易,能动态连接

答案：

1.D 2. A 3.B 4. B 5. C 6. D 7. C 8. C 9. C 10.C 11.A 12.D

模拟卷八

1, 设[x]补=10001 ,[y]补=10011，用带求补器的补码阵列乘法器求得的[xXy]补=A.011000011B. 111000011 C. 011100011 D. 111100011 2. 请从下列浮点运算器描述中指出描述不正确的句子

A.浮点运算器可用两个松散连接的定点运算器部件(阶码和尾数部件)来实现 B.阶码部件可以实现加、减、乘、除四种运算 C. 阶码部件只进行阶码相加、相减和比较操作 D.尾数部件可以实现加、减法、乘法和除法运算

3.用8K×8位SRAM芯片设计一个64KX32位的存储器,需要的 SRAM芯片数目是片。 A.64 B. 32 C. 16 D. 24 4. 假设主存容量16MX32位,cache容量为64MX32位,主存与 cache之间以每块4 X32位大小传送数据。 若采用全相联映射方式组织 cache,块内字地址 w=位 。

A. 2 B. 3 C. 4 D. 5 5.安腾处理机的指令格式中,操作数寻址采用

A.R-R-S型 B. R-R-R型 C. R-S-S型 D. S-S-S型 6.根据操作数所处的物理位置,寻址方式中执行速度最快的指令是型 。

A.RR B. RS C. SS D.立即 7. 指令周期是指

A.CPU从内存取出一条指令的时间 B.CPU执行一条指令的时间

C.CPU从内存取出一条指令加上执行该指令的时间 D.时钟周期时间

8. 相对于微程序控制器,硬布线控制器的特点是 A. 指令执行速度慢 ,指令功能的修改和扩展容易 B. 指令执行速度慢 ,指令功能的修改和扩展难 C.指令执行速度快 ,指令功能的修改和扩展容易 D. 指令执行速度快 ,指令功能的修改和扩展难 9. 关于RISC 和 CISC的描述中,不正确的是 A.RISC大多数指令在一个时钟周期内完成 B.RISC的内部通用寄存器数量相对 CISC多

C.CISC的指令数、寻址方式、指令格式种类相对 RISC多 D.RISC普遍采用微程序控制器

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