05.时序逻辑电路数电

数字电子技术教案——第五章 时序逻辑电路（91—140页）

第五章 时序逻辑电路教学大纲

学时：16（14） 1、本章教学目的要求

时序逻辑电路是数字电路重要分支之一。通过本章学习，了解时序电路应用，掌握时序电路分析设计方法。

2、教学内容及要求（注明掌握内容A，理解内容B，了解内容C） （1）时序逻辑电路概述 （3）计数器 （3）寄存器

B A A A B B

（2）时序电路的分析设计方法

（4）顺序脉冲发生器 （5）可编程逻辑器件 3、重点、难点

重点：时序逻辑电路分析与设计 难点：时序电路的设计 4、教学方法教学手段说明

讲授、自学讨论、图表模型、采用多媒体辅助教学，理论和实践密切结合。

91

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第五章 时序逻辑电路

（14学时——第35～48学时）

目的有求：通过本章学习，掌握时序逻辑电路分析和设计方法

教学内容：本章主要包括四个方面内容：时序逻辑电路分析、时序逻辑电路设计、计数器、寄存器。 教学重点：时序逻辑电路分析和设计方法 教学难点：时序逻辑电路设计方法。

基本要求：掌握时序逻辑电路分析和设计方法。

教学方法：启发式、讨论式、探究时，理论、实验和实际应用有机结合。 教 具：多媒体装置、投影机、幻灯片等。

课 件：Powpoint、Flash、photoshop等制作的课件。 作 业：见各节具体教学内容。

[第35学时]

概述

时序电路的状态及输出是与时间顺序有关的，由组合电路和存储电路（多为触发器）组成。

1．特点

（1）逻辑功能特点

任意时刻的输出，不仅与该时刻的输入有关、还与电路原来的状态有关。 （2）电路构成特点

由组合电路和存储电路构成，可以没有组合电路，但必须要有存储电路。

2．分类

按逻辑功能分为计数器、寄存器等，按触发器工作分为同步电路和异步电路，按电路输出信号特性分为Mealy型（输出与输入及电路现态有关）和Moore型（输出仅与电路现态有关）电路。

5.1 时序电路的分析设计方法

一．时序电路的分析

1．分析步骤

（1）写出电路的时钟方程（各触发器的CP表达式）、输出方程（各输出端表达式）及驱动方程（各触发器的触发信号表达式）；

（2）求出电路的状态方程（各触发器的状态表达式，将驱动方程带入触发器特征方程即可得到）； （3）计算得出电路工作状态表； （4）作状态图及时序图； （5）分析电路功能。

2．分析举例

92

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例1：分析图示时序电路。 （1）时钟方程CP0=CP1=CP2=CP

输出方程Y?Q2nQ1nQ0n ?Q2n、K0驱动方程J0?Q2n， J1?Q0n、K1?Q0n， J2?Q1n、K2?Q1n

时序逻辑电路-1

（2）状态方程

将J、K代入JK触发器特征方程Qn?1?JQn?KQn得各触发器状态方程：

Q0n?1?Q2n

Q1n?1?Q0n Q2n?1?Q1n

（3）计算得到状态表

现 态 次 态 输 出 Y 1 1 1 1 0 1 1 1 Q2n Q1n Q0n 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 （4）画状态图及时序图

Q2n?|1 Q1n?1 Q0n?1 0 0 1 0 1 1 1 0 1 1 1 1 0 0 0 0 1 0 1 0 0 1 1 0

例1电路状态图

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例1电路时序图

注：时序图有时可不画。 （5）逻辑功能

这是一个有六个工作状态的同步工作电路，属Moore型电路。 （6）有效态和无效态

有效态：被利用的状态；

有效循环：有效态形成的循环（如上图中的循环a）； 无效态：未被利用的状态；

无效循环：无效态形成的循环（如上图中的循环b）；

能自启动：虽存在无效态，但它们未形成循环，能够回到有效状态； 不能自启动：无效态之间形成无效循环，无法回到有效状态。 本电路存在无效循环，电路不能自启动。 例2：分析时序电路

时序逻辑电路-2

（1）时钟方程CP0=CP1=CP2=CP

输出方程Y1驱动方程J0（2）状态方程

?SQ2nQ0n、Y2?Q2nQ1nQ0n

nnnn?K0?1，J1?SQ2Q0、K1?Q0n，J2?Q1nQ0n、K2?SQ1Q0

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将J、K代入JK触发器特征方程Qn?1?JQn?KQn得各触发器状态方程：

Q0n?1?Q0n

Q1n?1?SQ1nQ0n?Q2nQ1nQ0n?Q1nQ0n

Q2n?1?SQ2nQ1n?Q2nQ1nQ0n?Q2nQ0n

（3）计算得状态表

输 入 S 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 （4）画状态图及时序图

现 态 次 态 输 出 Y1 Y2 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 Q2n Q1n Q0n 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 Q2n?|1 Q1n?1 Q0n?1 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 0 0 0 1 1 1 0 0 0

例2电路状态图

（5）逻辑功能

这是一个有两个循环的Mealy型电路，S=0时实现八进制计数，Y2为进位输出；S=1时实现六进制计数，Y1为进位输出。

当S=1时存在两个无效态110、111，但未形成循环，电路能自启动。

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[第36学时]

二．时序电路的设计

1．设计的一般步骤

（1）根据给定条件要求，确定逻辑变量、状态数目，建立原始状态图；

（2）合并等价状态（输入相同时，输出相同且转换的次态也相同的状态叫等价状态），得最简状态图； （3）用最少位数的二进制码表示状态，得到编码后的状态图；

（4）选择触发器，求时钟方程、输出方程（一般利用卡诺图）、状态方程（一般用卡诺图）； （5）变换状态方程，使之与所选择触发器的特征方程一致，得到驱动方程； （6）作逻辑电路图；

（7）将无效态带入状态方程，检查电路能否自启动，若不能自启动，应重新设计或利用触发器的预置端强行将无效态预置到有效态。

2．设计举例

例3：设计一串行数据检测电路，对它的要求是：连续输入3个或3个以上1时输出为1，否则为0。 （1）根据给定条件要求，确定逻辑变量、建立原始状态图

用X表示输入、Y表示输出，用S0、S1、S2、S3表示电路四个不同状态，其中，S0表示初态，S1、S2、S3分别表示连续输入1个1、2个1、3个及3个以上1时电路的状态，得到原始状态图：

例3电路原始状态图

（2）合并等价状态，得最简状态图

显然S2、S3等价，合并后的状态图为：

例3电路简化状态图 例3电路编码状态图

（3）用最少位数的二进制码表示状态，得到编码后的状态图

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三个状态可用两位二进制编码表示：分别用00、01、11来表示S0、S1、S2 有了编码状态图，其他问题便容易解决。 （4）选择触发器，求时钟方程、输出方程、状态方程

选用2个CP下降沿触发（也可选择上升沿触发）的JK触发器（也可是其他触发器）。 让二者同步工作（也可异步工作），则：CP0＝CP1＝CP 作出输出（Y）卡诺图

得输出方程：Y?XQ1n

作出次态卡诺图（首先做总次态卡诺图，再分成若干个单次态卡诺图）

进而得到状态方程状态方程：

Q1n?1?XQ0n1 Q0n?1?X

（5）变换状态方程，使之与所选择触发器的特征方程一致，得到驱动方程：

JK触发器特征方程为

Qn?1?JQn?KQn

n?1变换Q1n+1、Q0 n+1，使之与Q?JQn?KQn一致：

nnnQ1n?1?XQ0(Q1?Q1)?XQ1Q0?XQ1Q0?XQ1Q0?XQ1Q0?XQ1Q0nnnnnnnnn

（加上了约束项XQ1nQ0n——即Q1n+1卡诺图中的110项，不加也行）

nQ1n?1?XQ0Q1?XQ1nnnn

nnQ0n?1?X(Q0?Q0)?XQ0?XQ0

比较得驱动方程：

J1?XQ0n、K1?X、J0?X、K0?X

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（6）作逻辑电路图

时序逻辑电路-3

（7）将无效态带入状态方程，检查电路能否自启动

将无效状态10代入输出方程Y=Q1nQ0n和状态方程Q1n+1＝XQ0n 、 Q0 n+1＝X ，得到：

电路能自启动。 设计完毕。

例4：设计一时序电路，实现下图所示的状态图：

状态图

由于已给出了二进制编码状态图，设计直接从第4步开始。 （1）选择触发器，求时钟方程、输出方程、状态方程

选用3个CP上升沿触发（也可选择下降沿触发）的D触发器。 让三者同步工作（也可异步工作），则：CP0=CP1= CP2=CP。 利用卡诺图得到输出方程：

Y2?PQ1nQ0n Y1?Q2nQ1nQ0n

利用次态卡诺图得到状态方程：

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Q0n?1?Q0n

Q1n?1?Q1nQ0n?Q1nQ0n Q2n?1?Q2nQ1n?Q2nQ0n?PQ2nQ1nQ0n

（2）变换状态方程，使之与所选择触发器的特征方程一致，得到驱动方程

D触发器特征方程为

Qn?1?D

直接比较得到驱动方程：

D0?Q0n

D1?Q1nQ0n?Q1nQ0n?Q1n?Q0n D2?Q2nQ1n?Q2nQ0n?PQ2nQ1nQ0n

（3）作逻辑电路图

（4）将无效态带入状态方程，检查电路能否自启动

当P=0时，有100、101、110、111四个无效状态，分别带入输出方程及状态方程，得到：

电路能自启动。设计完毕。

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时序逻辑电路-4

例5：设计一时序电路，使之在CP脉冲作用下，在输出端产生0101011的周期性脉冲序列。 （1）状态图

状态图

（2）选用3个后沿同步工作的JK触发器，得时钟方程，并由卡诺图得输出方程及状态方程。

CP2＝CP1＝CP0＝CP

Y?Q2nQ1n?Q0n

Q2n?1?Q2nQ1n?Q1nQ0n、Q1n?1?Q1nQ0n?Q2nQ1nQ0n、Q0n?1?Q2nQ0n?Q1nQ0n

（3）求出驱动方程

与JK触发器特性方程比较得

J0?Q2nQ1n、K0?1

J1?Q0n、K1?Q2nQ0n J2?Q1nQ0n、K2?Q1n

（4）作逻辑图

100

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时序逻辑电路-5

（5）检查能自启动

111→100

例6：设计一时序电路，实现下述状态转换：

状态图

由次态卡诺图处理有关问题：

再求出状态方程，进一步得到驱动方程、作逻辑图、验证能否自启动（略）。

例7：设计一个按自然态计数的同步加计数器，要求M＝0时为六进制计数，M＝1时为十二进制计数。

状态图

卡诺图（输出、次态）

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C1?MQ2nQ0n C2?Q3nQ1nQ0n

Q3n?1?Q2nQ1nQ0n?Q3nQ1n?Q3nQ0n Q2n?1?Q3nQ2nQ1nQ0n?Q2nQ0n?MQ2nQ1n Q1n?1?Q2nQ1nQ0n?MQ1nQ0n?Q1nQ0n Q0n?1?Q0n

注意：5变量卡诺图化简时，以中央对称轴左右对称、上下对称的方格为“相邻方格”，同时左右各16个方格的“相邻方格”与原单独4变量情况相同。

下面以Q0n?1?Q0n化简为例：

卡诺圈中有16个（即24个）方格，消去4个变量，仅保留取值不变的Q0 再求出驱动方程、作逻辑图、验证能否自启动（略）。

n 102

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[第37学时]

5.2 计数器

一．计数器特点和分类

1．计数器特点

计数器是记录数据的电路（记录时钟脉冲数量），这种电路一般只有计数脉冲CP作用下工作，很少有另外的输入信号，大多属Moore型电路，且电路主要组成单元是时钟触发器。

2．计数器分类

（1）按计数进制分类

二进制计数器、十进制计数器、N进制计数器 （2）按计数递增、递减分类

加法计数器、减法计数器、可逆计数器 （3）按计数模分类

模2n计数器、模非2n计数器计数器 （4）按计数器工作情况分类

同步计数器、异步计数器 （5）按计数器使用的开关元件分类

TTL计数器、CMOS计数器

二．同步二进制计数器

1．同步二进制加法计数器

以3位（模8或M＝8）计数器为例进行设计。 （1）计数器状态图

（2）选择触发器，求时钟方程、输出方程、状态方程

选择3个后沿触发的JK触发器。

计数器同步工作，所以CP0= CP1= CP2= CP 由C的卡诺图得到输出方程：C?Q2Q1Q0nnn

103

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由电路次态卡诺图得到各触发器次态卡图，进而得到状态方程。

Q0n?1?Q0n

Q1n?1?Q1nQ0n?Q1nQ0n Q2n?1?Q2nQ1n?Q2nQ0n?Q2nQ1nQ0n

Qn?1?JQn?KQn

（3）求驱动方程

JK触发器特征方程为

变换触发器状态方程，使之与JK触发器特征方程一致：

Q0n?1?1Q0n?1Q0n Q1n?1?Q0nQ1n?Q0nQ1n Q2n?1?Q1nQ0nQ2n?(Q0n?Q1n)Q2n?Q1nQ0nQ2n?Q0nQ1nQ2n

从而得到：

J0?K0?1、J1?K1?Q0n、J2?K2?Q1nQ0n

（4）作逻辑电路图

104

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同步二进制模8加计数器-1

根据进位信号连接不同，又一种接法：

同步二进制模8加计数器-2

二者的区别在于前者采用的是串行进位方式、产生进位的时间较长、采用两输入端与门、各触发器均匀带负载；而后者采用的是并行进位方式、产生进位的时间较短、采用多输入端与门、各触发器所带负载是不均匀的、越是低位带的负载越重（带负载数量多）。 （5）同步模2n加计数器连接规律

模2n同步加计数器采用的JK触发器，但已连成了T触发器，所以实际上是T触发器构成的计数器，并且触发器FFi的驱动方程为Ji乘符号）。

（6）同步二进制加法计数器时序图

?Ki?Ti??Qj?0i?1n、T0= 1，j（i=1，2，?，n-1）C??Qin（?是连

i?0n?1

同步二进制模8加计数器时序图

（7）用T′ 触发器构成同步二进制加法计数器

从时序图中看出，在保证Ji＝Ki＝1的情况下，只要使CPi?CP??Qn，仍j（i=1，2，?，n-1）

j?0i?1可实现同步二进制加法计数，这样，触发器就变成了T′ 触发器，从而用T′ 触发器实现n位同步二进制加法计数器：

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同步二进制模8加计数器-3

注意：从时序图中看出，在保证Ji＝Ki＝1的情况下，只要CP0n（i=1，2，?，n-1），?CP、CP?Qii?1i?1也可实现二进制加法计数，但该电路属异步计数器。而采用CPi?CP??Qnj（i=1，2，?，n-1）连

j?0接，均可理解为在CP下降沿（也可上升沿）所有触发器状态均可能翻转，只不过受CPi连接方式限制，有些触发器状态翻转、有些触发器状态不翻转，从而达到二进制加计数。

[第38学时]

2．同步二进制减法计数器

以3位（模8或M=8）计数器为例设计。 （1）计数状态图

（2）选择触发器，求时钟方程、输出方程、状态方程

选择3个后沿触发的JK触发器。 计数器同步工作，所以CP0= CP1= CP2=N 由B的卡诺图得到输出方程：B?Q2nQ1nQ0n

由电路次态卡诺图得到各触发器次态卡图，进而得到状态方程。

Q0n?1?Q0n

Q1n?1?Q1nQ0n?Q1nQ0n Q2n?1?Q2nQ1n?Q2nQ0n?Q2nQ1nQ0n

（3）求驱动方程

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JK触发器特征方程为

Qn?1?JQn?KQn

变换触发器状态方程，使之与JK触发器特征方程一致：

Q0n?1?1Q0n?1Q0n Q1n?1?Q0nQ1n?Q0nQ1n

Q2n?1?Q1nQ0nQ2n?(Q0n?Q1n)Q2n?Q1nQ0nQ2n?Q1nQ0nQ2n

从而得到：J0?K0?1 J1?K1?Q0n J2?K2?Q1nQ0n

（4）作逻辑电路图

采用串行借位方式：

同步二进制模8减计数器-1

采用并行借位方式：

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同步二进制模8减计数器-2

（5）同步二进制减法计数器级间连接规律

n位同步二进制减法计数器同样采用的是T触发器，并且触发器FFi的驱动方程为Ti2，?，n-1）、T0= 1，B??Qnj（i=1，

j?0i?1??Qini?0n?1。

（6）同步二进制加法计数器时序图

同步二进制模8减计数器时序图

（7）用T′ 触发器构成同步二进制加法计数器

保证Ji=Ki=1的情况下，使CPi制减法计数器。

?CP??Qn，就可用T′ 触发器实现n位同步二进j（i=1，2…n-1）

j?0i?13．同步二进制加减可逆计数器

将加法和减法计数合二为一，适当加入控制信号，即构成加减可逆计数器。有以下两种控制方式。 （1）单时钟可逆计数器

Ti增加控制信号X，使得X=0时为加法计数、X=1时为减法计数。只需T0=1、C/B?X?Q?X?Qin即可。

i?0i?0n?1nin?1?X?Q?X?Qnj，

j?0j?0i?1nji?1以模8可逆计数器为例：

108

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J0?K0?T0?1、J1?K1?T1?XQ0n?XQ0n、J2?K2?T2?XQ1nQ0n?XQ1nQ0n

C/B?XQ2nQ1nQ0n?XQ2nQ1nQ0n电路如下：

单时钟同步二进制模8加减可逆计数器

（2）双时钟可逆计数器

采用两个时钟控制信号，分别独立控制工作：CPU表示加计数脉冲、CPD表示减计数脉冲。采用T′触发器，使得CPi即CP0nnnnnnC/B?CPQQQ?CPQQQ?CPU??Q?CPD??Qn，U210D210 ji?1j?0nji?1j?0nnnnnn CP?CP?QQ?CP?QQCP?CP?Q?CP?Q?CP?CP2U10D101U0D0UD电路如下：

双时钟同步二进制模8加减可逆计数器

4．集成同步二进制计数器

有集成4位同步二进制加法计数器74161、74LS161，集成4位同步二进制可逆计数器74191、74LS169、74193、74LS93等。具体功能见芯片说明。

[第39学时]

109

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三．异步二进制计数器

异步计数器设计与同步计数器设计的方法步骤类似，但在求时钟方程、由电路次态卡诺图拆分成若干个触发器次态卡诺图方面有区别。

与同步计数器设计相比，异步计数器设计方法稍难（体现在时钟方程和次态卡诺图上），但由此得到的电路较为简单。

1．异步二进制加法计数器

以3位（模8、M=8）计数器为例。 （1）计数器状态图

（2）选择触发器，求时钟方程、输出方程、状态方程

选择3个后沿触发的JK触发器。 从下面的时序图可得到时钟方程：

当计数器异步工作时，只需CP0nn、CP ?N、CP1?Q02?Q1nnn由C的卡诺图得到输出方程：C?Q2Q1Q0

由电路次态卡诺图得到触发器次态卡图，进而得到状态方程。

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Q0n?1?Q0n注意：

Q1n?1?Q1n

Q2n?1?Q2n

在所拆分的Q2次态卡诺图中，由时序图看出，现态分别为000、001、010、100、101、110时，由于CP2后沿未到来，状态Q2“无论如何”都不会发生变化，因此，可将这6个现态的次态当做“无关项”或“约束项”。

Q1次态卡诺图与Q2类似。

而Q0次态卡诺图在每个CP0（即N）后沿均可能发生变化，不存在“约束项”问题。 （3）求驱动方程

JK触发器特征方程为

Qn?1?JQn?KQn

比较得：J0=K0=1，J1=K1=1，J2=K2= 1 实际上这是由T′ 触发器构成的。 （4）作逻辑电路图

异步二进制模8加计数器-1

也可用D触发器实现电路。 D触发器特征方程为比较得：D0Qn?1?D

?Q0n D1?Q1nD2?Q2n

异步二进制模8加计数器-2

（5）前沿触发的异步二进制加法计数器

111

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从前沿触发的异步二进制加法计数器时序图可看出，CP0而驱动方程、进位输出等均不变。

可由JK（实际上T′ 触发器）、或D触发器构成。电路图下：

?N、CP1?Q0n、CP2?Q1n

异步二进制模8加计数器-3

或

异步二进制模8加计数器-4

（6）异步二进制加法计数器构成特点

异步二进制加法计数器是由T′ 触发器构成的。除CP0的时钟信号，若是后沿触发，CPi?N外，低位触发器的输出作为高位触发器

CPi?Qni?1。进位

?Qn；若是前沿触发，i?1C??Qin

i?0n?12．异步二进制减法计数器

以3位（模8、M=8）计数器为例。 （1）计数器方框图及状态图

112

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（2）选择触发器，求时钟方程、输出方程、状态方程

时序图如图所示。仍由T′ 触发器构成。

对于时钟方程的表示，前沿触发器和后沿触发器有所不同。

后沿触发器：

CPnn0?N、CP1?Q0、CP2?Q1 前沿触发器：

CP0?N、CP?Qn0、CP2?Qn1 借位B?Qn2Qn1Qn0

状态方程（T′ 触发器）：

Qn?1 10?Qn0，Qn?11?Qn1 ，Qn?2?Qn2

驱动方程：

J0=K0=1， J1=K1=1， J2=K2= 1

（3）逻辑电路图（后沿触发）

113

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异步二进制模8减计数器-1 异步二进制模8减计数器-2

也可用D触发器实现电路，只需D0?Q0n ，D1?Q1n ，D2?Q2n

3．异步二进制计数器触发器级联规律

异步二进制计数器，无论加法计数还是减法计数，均可由T′ 触发器购成，所不同的是时钟脉冲CP及进位（借位）的连接方式，总结如下：

T′ 触发器的触发沿 连接规律 后沿触发 加法计数 减法计数 其中，CP0 CPi?Qi?1前沿触发 CP?Qi?1 i CPi?Qi?1CP?Qi?1 i?N，加计数时进位C?Q2nQ1nQ0n；减计数时借位B?Q2nQ1nQ0n

[第40学时]

四．同步十进制计数器

以8421BCD码为例。

1．同步十进制加法计数器

（1）计数器状态图

（2）选择触发器，求时钟方程、输出方程、状态方程

选择4个后沿触发的JK触发器。

计数器同步工作，所以CP0= CP1= CP2= CP3= N 由C的卡诺图得到输出方程：C?Q3Q0nn

114

数字电子技术教案——第五章 时序逻辑电路（91—140页）

由电路次态卡诺图得到触发器次态卡图，进而得到状态方程。

Q0n?1?Q0n

Q1n?1?Q3nQ1nQ0n?Q1nQ0n

Q2n?1?Q2nQ1n?Q2nQ0n?Q2nQ1nQ0n Q3n?1?Q3nQ0n?Q2nQ1nQ0n

（3）求驱动方程

JK触发器特征方程为一致：

Qn?1?JQn?KQn，变换触发器状态方程，使之与JK触发器特征方程

Q0n?1?1Q0n?1Q0n Q1n?1?Q3nQ0nQ1n?Q0nQ1n Q2n?1?Q1nQ0nQ2n?(Q0n?Q1n)Q2n?Q1nQ0nQ2n?Q0nQ1nQ2n

Q3n?1?Q2nQ1nQ0n(Q3n?Q3n)?Q2nQ3n?Q2nQ1nQ0nQ3n?Q2nQ1nQ0nQ3n?Q2nQ3n?Q2nQ1nQ0nQ3n?Q2nQ3n

115

数字电子技术教案——第五章 时序逻辑电路（91—140页）

其中Q2Q1Q0Q3是约束项，可去掉。 从而有J0nnnn?K0?1， J1?Q3nQ0n K1?Q0n， J2?K2?Q1nQ0n

J3?Q2nQ1nQ0n K3?Q0n

（4）作逻辑电路图

同步十进制加计数器

（5）检查电路能否自启动

可见无效态均能回到有效态，电路能自启动。

2．同步十进制减法计数器

（1）计数器状态图

（2）选择触发器，求时钟方程、输出方程、状态方程

选择4个后沿触发的JK触发器。计数器同步工作，所以CP0= CP1= CP2= CP3= N 由B的卡诺图得到输出方程：B?Q3nQ2nQ1nQ0n

由电路次态卡诺图得到触发器次态卡图，进而得到状态方程。

Q0n?1?Q0n

Q1n?1?Q3nQ1nQ0n?Q2nQ1nQ0n?Q1nQ0n

Q2n?1?Q3nQ0n?Q2nQ1n?Q2nQ0n Q3n?1?Q3nQ2nQ1nQ0n?Q3nQ0n

（3）求驱动方程

JK触发器特征方程为

Qn?1?JQn?KQn

变换触发器状态方程，使之与JK触发器特征方程一致：

116

数字电子技术教案——第五章 时序逻辑电路（91—140页）

Q0n?1?1?Q0n?1?Q0n Q3n?1?Q2nQ1nQ0n?Q3n?Q0n?Q3n

Q1n?1?(Q3nQ0n?Q2nQ0n)?Q1n?Q0n?Q1n?(Q3n?Q2n)Q0n?Q1n?Q0n?Q1n?(Q3n?Q2n)Q0n?Q1n?Q0n?Q1n?Q3n?Q2n?Q0n?Q1n?Q0n?Q1n

Q2n?1?Q3nQ0n(Q2n?Q2n)?(Q1n?Q0n)Q0n?Q3nQ0nQ2n?Q1nQ0nQ0n?Q3nQ2nQ0n?Q3nQ0nQ2n?Q1nQ0nQ0n

其中Q3Q2Q0从而有J0nnn

?Q3nQ2nQ1nQ0n?Q3nQ2nQ1nQ0n是约束项，可去掉。

n?K0?1， J1?Q3n?Q2nQ0n 、 K1?Q0，

J2?Q3nQ0n（4）作逻辑电路图 （5）检查电路能否自启动

、

K2?Q1nQ0n ， J3?Q2nQ1nQ0n K3?Q0n

可见无效态均能回到有效态，电路能自启动。

同步十进制减计数器

3．同步十进制加减可逆计数器

将加减计数器合二为一，增加可逆控制端X，其中X=0作加法计数、X=1作减法计数。具体构成如下：

CP0= CP1= CP2= CP3= N

C/B?XQ3nQ0n?XQ3nQ2nQ1nQ0n J0?K0?1，

J1?XQ3nQ0n?XQ3n?Q2nQ0n

K1?XQ0n?XQ0n

117

数字电子技术教案——第五章 时序逻辑电路（91—140页）

J2?XQ1nQ0n?XQ3nQ0n K2?XQ1nQ0n?XQ1nQ0n J3?XQ2nQ1nQ0n?XQ2nQ1nQ0n K3?XQ0n?XQ0n

如此，即可连成同步十进制加减可逆计数器。

4．集成同步十进制计数器

（1）集成同步十进制加法计数器

有74160、74LS160、74162、74LS162、CC4518等型号的芯片。 （2）集成同步十进制可逆计数器

有74192、74LS192、74168、74LS168、74190、74LS190、CC4510、CC40192等型号的芯片。

[第41学时]

五．N进制计数器

获得N进制计数器有两种方法：用触发器和逻辑门进行设计（如前所述）、用集成计数器（一般多用集成二进制计数器）变换而成。前一种方法已学习，不再叙述。

用集成计数器构成N进制计数器的关键在于循环过程中的状态归零——可通过预置端（置0端、置1端或置数端）不同连接方式来达到。

集成二进制计数器分为异步预置（预置信号是优先的：无论任意时刻，只要预置信号作用时，其它信号都不起作用，计数器始终处于预置状态；当预置信号撤消，其它信号再起作用，计数器处于计数或保持工作状态）和同步预置（预置信号受时钟脉冲CP控制：预置信号加上，在CP脉冲到来时——多为上升沿——计数器处于预置状态，除CP以外的其它信号都不起作用；当预置信号撤消，其它信号再起作用，计数器处于计数或保持工作状态）两种情况。

1．用同步清零端或同步置数端构成N进制计数器

首先写出状态SN-1的二进制代码，再写出归零逻辑式，进而连成电路。 例：用74163构成12进制计数器。

74163是同步计数器。其中，CR为同步清零端（低电平有效）、LD为同步并行置数端（低电平有效），CR=LD=1、CTP=CTT=1时计数、CR=LD=1、CTP·CTT=0时保持（进位输出CO有所区别）。

118

数字电子技术教案——第五章 时序逻辑电路（91—140页）

74163逻辑逻辑功能

输 入 输 出 注 CO 0 CR LD CTP CTT CP D0 D1 D2 D3 0 × × × ↑ × × × × 1 0 × × ↑ d0 d1 d2 d3 1 1 1 1 ↑ d0 d1 d2 d3 1 1 0 × × d0 d1 d2 d3 1 1 × 0 × d0 d1 d2 d3 QQQQn?10n?11n?12n?1 30 0 0 0 d0 d1 d2 d3 计 数 保 持 保 持 CTT?Q3nQ2nQ1nQ0n Q3nQ2nQ1nQ0n CTT?Q3nQ2nQ1nQ0n 0 清零 置数 计数 保持 保持 S12-1=S11的二进制代码为

1in3n1n01011，归零逻辑式为

CR??Qi1?Q3nQ1nQ0n或

LD??Q?QQQ，其中，?Qi1为计数器处于SN-1状态时状态为1的各触发器状态Qi的乘积。

0N-1电路如下：

74163构成的12进制计数器

2．用异步清零端或异步置数端构成N进制计数器

首先写出状态SN的二进制代码，再写出归零逻辑式，进而连成电路。 例：74197构成12进制计数器。

74197是二—八—十六进制异步计数器（由CP0、CP1不同的连接方法决定）。其中，CP1接Q0、CP0

作为时钟脉冲端时，74197位16进制计数器。

74197逻辑逻辑功能

输 入 输 出 注 清零 置数 计数 CR CT/LD CP D0 D1 D2 D3 0 × × × × × × 1 0 × d0 d1 d2 d3 1 1 ↓ × × × × Qn?10QQQn?11n?12n?1 30 0 0 0 d0 d1 d2 d3 计 数 119

数字电子技术教案——第五章 时序逻辑电路（91—140页）

（低电平有效）、（CT/LD=0时异步置数、CT/LD=1CR为异步清零端CT/LD为计数置数控制端时计数）。

S12的二进制代码为1100，归零逻辑式为CR电路如下：

??Qi1?Q3nQ2n或CT/LD??Qi1?Q3nQ2n。

74197构成的12进制计数器

3．用异步清零端、同步置数端构成N进制计数器

分别写出SN、SN-1的二进制代码，再写出归零逻辑式，进而连成电路。 例：74161构成12进制计数器。

74161是十六进制异步计数器，采用异步清零、同步置数工作方式。

CR为异步清零端（低电平有效）、LD为同步置数端（低电平有效）。

S12的二进制代码为1100，归零逻辑式为CRS11的二进制代码为1011，归零逻辑式为LDnn??Q1?QQi32。 nnn??Q1?QQQi310，

74161逻辑逻辑功能

输 入 输 出 注 CO 0 nnnnCTT?Q3Q2Q1Q0 nnnnQ3Q2Q1Q0 CR LD CTP CTT CP D0 D1 D2 D3 0 × × × × × × × × 1 0 × × ↑ d0 d1 d2 d3 1 1 1 1 ↑ d0 d1 d2 d3 1 1 0 × × d0 d1 d2 d3 1 1 × 0 × d0 d1 d2 d3 电路如下：

Qn?10QQQn?11n?12n?1 30 0 0 0 d0 d1 d2 d3 计 数 保 持 保 持 nnnnCTT?Q3Q2Q1Q0 0 清零 置数 计数 保持 保持 120

数字电子技术教案——第五章 时序逻辑电路（91—140页）

74161构成的12进制计数器

4．计数器的扩展

将多个计数器连接，可扩大计数容量：把一个N1进制和N2进制计数器连接，可获得N＝N1×N2进制计数器。

如利用2片十进制计数器74290连接成100进制计数器：

计数器级联-1

利用3片十六进制计数器74161连接成4096进制计数器：

计数器级联-2

121

数字电子技术教案——第五章 时序逻辑电路（91—140页）

[第42学时]

5.3 寄存器

寄存器是用来存放数据的时序电路。触发器可存放1位二进制数，寄存器则是将多个触发器联接起来，以存放多位二进制数。

一．寄存器特点及分类

1．寄存器特点

由触发器构成（多为D触发器构成），存储若干位二进制数据。

2．寄存器分类

根据工作情况，分为数码寄存器和移位寄存器两类；根据构成元件，分为TTL寄存器和CMOS寄存器两类。

二．基本寄存器

1．数码寄存器

一次完成清零、寄存工作。

如图所示为4位寄存器。为4边沿寄存器74175、74LS175逻辑电路。

待存数据自D3D2D1D0端输入，寄存控制端的高脉冲控制寄存器完成寄存工作——单拍寄存。 无论寄存器中原来是否存有数据，新数据将其充走。

D3D2D1D0撤出后，数据仍存储在寄存器中，可由Q3Q2Q1Q0端取出得到所存储的数据。 这种工作方式称为并行输入—并行输出方式。电路具有清零功能。

4位数码寄存器

逻辑状态表为

输入 输出 注 Q3 Q 2 Q 1 Q 0 0 0 0 0 d3 d2 d1 d0 清零 寄存 CR CP D3 D2 D1 D0 0 × × × × × 1 ↑ d3 d2 d1 d0 122

数字电子技术教案——第五章 时序逻辑电路（91—140页）

2．双4位锁存（寄存）器74116

内部含有2个独立的4位D寄存器。 芯片图如下图所示。

74116芯片图

CR为清0端，LEA、LEB为送数控制端，D3、D2、D1、D0为送数端。

74116逻辑功能表 输 入 输 出 说 明 清 0 送 数 保 持 CR LEA+LEB D3 D2 D1 D0 0 × × × × × 1 0 d3 d2 d1 d0 1 1 × × × × Qn?1 3 Qn?1 2 Qn?1 1 Qn?1 00 0 0 0 d3 d2 d1 d0 保 持 3、4×4寄存器阵列74170

74170芯片图 74170逻辑功能表 控 制 AW1 AW0 ENW0 0 0 0 1 0 1 0 0 1 1 0 × × 1 × × 1 × × 1 × × 1 × × 1 × × 1

AR1 AR0 ENR × × 1 × × 1 × × 1 × × 1 × × 1 0 0 0 0 1 0 1 0 0 1 1 0 × × 1 D3 D2 D1 D0端数据 d3 d2 d1 d0写入 写入W0 写入W1 写入W2 写入W3 保 持 数据输出 QQn?13n?12QQ n?11n?1 0说 明 写入数据W0 写入数据W1 写入数据W2 写入数据W3 写入被禁止 W0数据输出 W1数据输出 W2数据输出 W3数据输出 读出被禁止 W0数据输出 W1数据输出 W2数据输出 W3数据输出 保 持 123

数字电子技术教案——第五章 时序逻辑电路（91—140页）

内部可存放4个字W3、W、W1、W0——从D3、D2、D1、D0端（送数）写入（Write），每个字长为4位——从Q3、Q2、Q1、Q0（读数）读出（Read）。

容量为4×4＝16bits

ENW为写入控制端，AW1、AW0为写入地址端；ENR为读出控制端，AR1、AR0为读出地址端。

D3、D2、D1、D0为送数端。

[第43学时]

三．移位寄存器

数据采用串行输入，用4拍来寄存。

1、单向移位寄存器 （1）右移寄存器

4位右移寄存器

首先清零。

4位待存数据由“串行输入”端分别做4次单数据输入，每次输入进行一次寄存（共来4个CP

脉冲），则该数据向右移动。共进行4次移位寄存（数据向右移动4次），完成4位数据的寄存。

假设D3D2 D1D0＝1101，每次移动寄存情况如下（已清零）：

寄存次数（高脉冲个数）N 0 1 2 3 4 串 行 输 入 D 0 1（D3） 1（D2） 0（D1） 1（D0） Q3 Q2 Q1 Q0 0 0 0 0 1 0 0 0 1 1 0 0 0 1 1 0 1 0 1 1 寄存完毕，可由并行输出端口一次取出数据，也可由串行输出端口分4次取出数据。串行输出同样由“移位寄存”端来控制进行，如下：

寄存高脉冲个数N 0 1 2

串 行 输 出 1（D3） 0（D2） 0（D1） 124

Q3 Q2 Q1 Q0 1 0 1 1 0 1 0 1 0 0 1 0 数字电子技术教案——第五章 时序逻辑电路（91—140页）

3 1（D0） 0 0 0 1 （2）左移寄存器

将右移寄存器反过来联接即可。同样可采取并行及串行两种输出方式。

移位寄存器还可实现数的乘除法运算：左移一次就对所存数进行一次除2运算；右移一次乘2运算。

2．双向移位寄存器

4位双向移位寄存器 可方便地进行左移、右移寄存工作。

3．集成移位寄存器

（1）8位单向移位寄存器74164

74164芯片图

CR为清0端，D?DSA?DSB为送数端——在CP控制下将所送数D移位寄存。

74164逻辑功能表

输 入 输 出 说 明 清 0 CR DSA?DSB CP 0 × × Qn?17 Qn?16 Qn?15 Qn?14 Qn?13 Qn?12 Qn?11 Qn?10 0 0 0 0 0 0 0 0 125

数字电子技术教案——第五章 时序逻辑电路（91—140页）

（1）位扩展

如图，4片1024×1位RAM扩展成的1024×4位RAM。只需将4个RAM的地址线、读写线和片选线分别并联即可。

RAM位扩展级联图

（2）字扩展

类似位扩展，但要增加地址信号端口。

下图为4片1024×4位RAM扩展成的4096×4位RAM。

英文字母等256个常用字符，每个字符占用1B（1个存储单元——8位寄存器），回车符（象1个空格一样）也占用1B，1个汉字占用2B。

8位寄存器是各种计算机存储单元的一个基本单位——字节byte，也叫1个基本存储单元。还有较大存储单元：

1byte=8bit 1K(Kilo)=1024byte 1M(Million)=1024K 1G(Giga)=1024M 注： 1024=210

bit——位byte——字节 K——千 M——兆（百万） G——十亿

131

数字电子技术教案——第五章 时序逻辑电路（91—140页）

计算机中的加、减、乘、除等运算都是利用寄存器、加法器等进行的。其中，减法实际上是补码相加，而乘法则是多次相加，除法则是多次相减。

132

数字电子技术教案——第五章 时序逻辑电路（91—140页）

[第46学时]

5.4 顺序脉冲发生器

顺序脉冲发生器具有多个输出端，多个输出端循环产生高脉冲——顺序脉冲。

顺序脉冲发生器可分为计数型和移位型两类。一般是由基本门（构成所谓的译码器）将计数器或移位寄存器构成的计数器的循环状态转换为循环的顺序脉冲。

一．计数型顺序脉冲发生器

以同步模4加计数器为例，构成4顺序脉冲（循环）电路。 设4个输出端分别为Y3、Y2、Y1、Y0

首先由状态图得卡诺图，进而得到输出表达式：

nnn Y2?Q1nQ0 Y3?Q1nQ0 Y0?Q1nQ0n Y1?Q1nQ0从时序图中看出4顺序脉冲：

电路如下：

133

数字电子技术教案——第五章 时序逻辑电路（91—140页）

计数器构成的4顺序脉冲电路

如果用n位二进制计数器，可构成2n个不同状态，经过译码之后，可得到2n个顺序脉冲。

二．移位型顺序脉冲发生器

由移位寄存器型计数器构成的顺序脉冲发生器。

1．由环形计数器构成的顺序脉冲发生器

以4位寄存器为例。

4位移位寄存器电路及状态图如下：

移位寄存器构成的4顺序脉冲电路

该计数器仅有4个有效状态进行循环，Q0、Q1、Q2、Q3即构成4顺序脉冲（即4个Q端作为4顺序脉冲输出端)。

时序图为：

134

数字电子技术教案——第五章 时序逻辑电路（91—140页）

[第47学时]

2．由扭环形计数器构成的顺序脉冲发生器

以4位寄存器为例。其电路及状态图如下：

该电路为8个状态循环，可实现8顺序脉冲。

利用卡诺图得到8个输出表达式（仅作出Y0、Y1的卡诺图，其他类似）：

nnnn Y3?Q2Y0?Q0Q3n Y1?Q0Q1n Y2?Q1nQ2Q3n nnnnn Y5?Q0 Y7?Q2Y4?Q0Q3Q1n Y6?Q1nQ2Q3n

逻辑图及时序图为：

135

本文来源：https://www.bwwdw.com/article/izw2.html