数字电子技术基础课后答案全解主编 - 杨春玲 - 王淑娟

第3章 逻辑代数及逻辑门

【3-1】 填空

1、与模拟信号相比，数字信号的特点是它的 离散 性。一个数字信号只有两种取值分别表示为0 和1 。

2、布尔代数中有三种最基本运算： 与 、 或 和 非 ，在此基础上又派生出五种基本运算，分别为与非、或非、异或、同或和与或非。 3、与运算的法则可概述为：有“0”出 0 ，全“1”出 1；类似地或运算的法则为 有”1”出”1”，全”0”出”0” 。

4、摩根定理表示为：A?B=A?B ；A?B=A?B。

5、函数表达式Y=AB?C?D，则其对偶式为Y?=(A?B)C?D。 6、根据反演规则，若Y=AB?C?D?C，则Y?(AB?C?D)?C 。

7、指出下列各式中哪些是四变量A B C D的最小项和最大项。在最小项后的（ ）里填入mi，在最大项后的（ ）里填入Mi，其它填×（i为最小项或最大项的序号）。 (1) A+B+D (× ); (2) ABCD (m7 ); (3) ABC ( × ) (4)AB(C+D) (×); (5) A?B?C?D (M9 ) ; (6) A+B+CD (× ); 8、函数式F=AB+BC+CD写成最小项之和的形式结果应为成最大项之积的形式结果应为

?m(3,6,7,11,12,13,14,15),写

?M( 0,1,2,4,5,8,9,10 ) 9、对逻辑运算判断下述说法是否正确，正确者在其后（ ）内打对号，反之打×。 （1） 若X+Y=X+Z，则Y=Z；( × ) （2） 若XY=XZ，则Y=Z；( × ) （3） 若X?Y=X?Z，则Y=Z；(√ ) 【3-2】用代数法化简下列各式

(1) F1 =ABC?AB?1 (2) F2 =ABCD?ABD?ACD?AD

(3)F3?AC?ABC?ACD?CD (4) F4?A?B?C?(A?B?C)?(A?B?C)

?A?CD

【3-3】 用卡诺图化简下列各式

?A?BC(1) F1?BC?AB?ABC (2) F2?AB?BC?BC

?AB?C?A?B(3) F3?AC?AC?BC?BC (4) F4?ABC?ABD?ACD?CD?ABC?ACD

?AB?AC?BC?A?D

或AB?AC?BC

(5) F5?ABC?AC?ABD (6) F6?AB?CD?ABC?AD?ABC

?AB?AC?BD?A?BC?CD(7) F7?AC?AB?BCD?BD?ABD?ABCD (8) F8?AC?AC?BD?BD

?A?BD?BD?ABCD?ABCD? ABCD?ABCD(9) F9?A(C?D)?BCD?ACD?ABCD?CD?CD

(10)F10=F10?AC?AB?BCD?BEC?DEC?AB?AC?BD?EC

【3-4】 用卡诺图化简下列各式 (1) P1(A,B,C)=

?m(0,1,2,5,6,7)?AB?AC?BC ?m(0,1,2,3,4,6,7,8,9,10,11,14)?AC?AD?B?CD ?AB?BC?AD?BD

(2) P2(A,B,C,D)=(3)P3(A,B,C,D)=

?m(0,1,,4,6,8,9,10,12,13,14,15)(4) P4 (A,B,C,D)=M1?M7?A?BC?BC?D 【3-5】用卡诺图化简下列带有约束条件的逻辑函数

（1）P,12)??d(0,1,2,13,14,15)?AC?BD?BCD(或ACD) 1?A,B,C,D???m(3,6,8,9,11(2) P2(A,B,C,D)=

?m(0,2,3,4,5,6,11,12)??(8,9,10,13,14,15)d?BC?BC?D

(3) P3 =A?C?D?ABCD?ABCD?AD?ACD?BCD(或ABD) AB+AC=0 (4) P4 =ABCD?ABCD?A?B

（A B C D为互相排斥的一组变量，即在任何情况下它们之中不可能两个同时为1） 【3-6】 已知: Y1 =AB?AC?BD Y2 =ABCD?ACD?BCD?BC 用卡诺图分别求出Y1?Y2， Y1?Y2， Y1?Y2。

Y1?Y2，Y1?Y2解：先画出Y1和Y2的卡诺图，根据与、或和异或运算规则直接画出Y1?Y2，

的卡诺图，再化简得到它们的逻辑表达式： Y1?Y2=ABD?ABC?CD Y1?Y2=AB?C?BD

Y1?Y2=ABCD?ABC?BCD?ACD

第4章 集成门电路

【4-1】 填空

1．在数字电路中，稳态时三极管一般工作在 开关（放大，开关）状态。在图4.1中，若UI<0，则晶体管 截止（截止，饱和），此时UO= 3.7V（5V，3.7V，2.3V）；欲使晶体管处于

U?0.7VCCU?0.7VCC饱和状态，UI需满足的条件为 b （a.UI>0；b.I；c. I）。在??Rb?RcRb?Rc电路中其他参数不变的条件下，仅Rb减小时，晶体管的饱和程度 加深 （减轻，加深，不

变）；仅Rc减小时，饱和程度 减轻 （减轻，加深，不变）。图中C的作用是 加速 （去耦，加速，隔直）。

+5V+3VCRbRcTuoAB

G1G2G3

ui图4.1 图4.2

2．由TTL门组成的电路如图4.2所示，已知它们的输入短路电流为IS＝1.6mA，高电平输入漏电流IR＝40μA。试问：当A=B=1时，G1的灌（拉，灌）电流为 3.2mA ；A=0时，G1的 拉 （拉，灌）电流为160?A。

3．图4.3中示出了某门电路的特性曲线，试据此确定它的下列参数：输出高电平UOH=3V ；输出低电平UOL= 0.3V ；输入短路电流IS= 1.4mA ；高电平输入漏电流IR= 0.02mA ；阈值电平UT= 1.5V ；开门电平UON= 1.5V ；关门电平UOFF= 1.5V ；低电平噪声容限UNL= 1.2V ；高电平噪声容限UNH= 1.5V ；最大灌电流IOLMax= 15mA ；扇出系数No= 10 。

UO3VUOH3VII0.02 mAOUOL0.3VOUI0.3V1.5VUIO5mAIOH-1.4mAO15mAIOL

图4.3

4．TTL门电路输入端悬空时，应视为高电平（高电平，低电平，不定）；此时如用万用表测量输入端的电压，读数约为1.4V （3.5V，0V，1.4V）。

5．集电极开路门（OC门）在使用时须在输出与电源（输出与地，输出与输入，输出与电源）之间接一电阻。

6．CMOS门电路的特点：静态功耗极低（很大，极低）；而动态功耗随着工作频率的提高而增加（增加，减小，不变）；输入电阻很大（很大，很小）；噪声容限高（高，低，等）于TTL门

【4-2】电路如图4.4(a)～(f)所示，试写出其逻辑函数的表达式。

CMOSA10k?(a)TTLF1AB100?F2ABCMOSF351?(b)(c)ABTTLF4100k?ABCMOSF510k?TTLAB100k?F6(d)(e)(f)图4.4

F?1 (c) F3?A?B 解：(a) F1?A (b) 2(d) F4?A?B (e) F5?1 (f) F6?B

【4-3】图4.5中各电路中凡是能实现非功能的要打对号，否则打×。图(a)为TTL

门电路，图(b)为CMOS门电路。 解：

A5VA100?1AAA√A1M√AVDD√(a)

×11M×

ABTGA×××(b) 图4.5

×

【4-4】要实现图4.6中各TTL门电路输出端所示的逻辑关系各门电路的接法是否正确？如不正确，请予更正。

解：

ABCF?ABABCCDF?AB?CD(a)×(b)VCCR×ABCF?ABCABF?AB?CDCDBF?AX?BXAB1(c)F?ABXA（改为10Ω）100kΩ√×(d)

图4.6

【4-5】TTL三态门电路如图4.7(a)所示，在图(b)所示输入波形的情况下，画出F端的波形。

ABCFAB(a) (b)

图4.7

C

解：

当C?1时，F?AB； 当C?0时，F?AB?A?B。 于是，逻辑表达式 F?ABC?(A?B)C F的波形见解图所示。

ABC

【4-6】图4.8所示电路中G1为TTL三态门，G2为TTL与非门，万用表的内阻20kΩ/V，

F

量程5V。当C=1或C=0以及S通或断等不同情况下，UO1和UO2的电位各是多少？请填入表中，如果G2的悬空的输入端改接至0.3V，上述结果将有何变化？

C0UO1SUO2G1VG2

图4.8

解：

C 1 1 0 0 S通 UO1 =1.4V UO2 =0.3V UO1 =3.6V UO2 =0.3V S断 UO1 =0V UO2 =0.3V UO1 =3.6V UO2 =0.3V 若G2的悬空的输入端接至0.3V，结果如下表

C S通 1 UO1 =0.3V 1 UO2 =3.6V 0 UO1 =3.6V 0 UO2 =3.6V S断 UO1 =0V UO2 =3.6V UO1 =3.6V UO2 =3.6V 【4-7】已知TTL逻辑门UoH=3V，UoL=0.3V，阈值电平UT=1.4V，试求图4.9电路中各电压表的读数。 解：

电压表读数V1=1.4V，V2=1.4V，V3=0.3V，V4=3V，V5=0.3V。

3.6V0.3V3.6V1.4VV1V21.4VV3 0.3V3.6V3.6V3VV4 0.3V

图4.9

V5

【4-8】如图4.10(a)所示CMOS电路，已知各输入波形A、B、C如图(b)所示，R=10k?，请画出F端的波形。

AFABCBCR(a) (b)

图4.10

解：

当C=0时，输出端逻辑表达式为F=A?B；当C=1时，F =A，即，F =A?BC +AC。 答案见下图。

ABCF

【4-9】由CMOS传输门和反相器构成的电路如图4.11(a)所示，试画出在图(b)波形作用下的输出UO的波形（UI1=10V UI2=5V）

CUI1Uo10VOUOTGtUI2TGOCt

(a) (b)

图4.11

解：

输出波形见解图。

C10V0tuo10V5V0t

第5章 组合数字电路

【5-1】分析图5.1所示电路的逻辑功能，写出输出的逻辑表达式，列出真值表，说明其逻辑功能。

ABC图5.1

Y

解： Y?ABC?ABC?AB?C ABC??m(0,3,5,?6A)?B?C

【5-2】逻辑电路如图5.2所示：

1．写出S、C、P、L的函数表达式；

2．当取S和C作为电路的输出时，此电路的逻辑功能是什么？

XSYZCPL图5.2

【5-2】解：

1. S?X?Y?Z

C?X(Y?Z)?YZ?XY?XZ?YZ

P?Y?Z L=YZ

2. 当取S和C作为电路的输出时，此电路为全加器。 【5-3】图5.3是由3线/8线译码器74LS138和与非门构成的电路，试写出P1和P2的表达式，列出真值表，说明其逻辑功能。

BIN/OCTCBA012012374LS1384567P1P2 解：

P1? P2?100

图5.3

?m(0,7)?ABC?ABC

?m(1,2,3,4,5,6)?AB?BC?AC或P?AB?BC?AC

2【5-4】图5.4是由八选一数据选择器构成的电路，试写出当G1G0为各种不同的取值时的

输出Y的表达式。

YG1G0AY2MUX1G074LS15170EN01234567\

解：

结果如表A5.4所示。

表A5.4

G1 G0 0 0 0 1 1 0 1 1 Y A B

图5.4

A?B AB A?B 【5-5】用与非门实现下列逻辑关系，要求电路最简。

?P1??m(11,12,13,14,15)?? ?P2??m(3,7,11,12,13,15)

???P3??m(3,7,12,13,14,15)解：

卡诺图化简如图A5.5所示。

P1CD00AB000111100010010010110011100010P2CD00AB000111100010010010111111100000P3CD00AB000111100010010010111110100010

图A5.5

? P1?ABAC D P2?ABC?ACD?ACDP3?AB?ACD

将上述函数表达式转换为与非式，可用与非门实现，图略。

【5-6】某水仓装有大小两台水泵排水，如图5.6所示。试设计一个水泵启动、停止逻辑控制电路。具体要求是当水位在H以上时，大小水泵同时开动；水位在H、M之间时，只开大泵；水位在M、L之间时，只开小泵；水位在L以下时，停止排水。（列出真值表，写出与或非型表达式，用与或非门实现，注意约束项的使用）

M1M2HML

图5.6

解：

1. 真值表如表A5.6所示；

表A5.6 H M L 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 F2 F1 0 0 0 1 × × 1 0 × × × × × × 1 1 2. 卡诺图化简如图A5.6所示； F2HML01F1000′010′111110′′图A5.6

HML01000′011′110110′′

3. 表达式为

??F2?M ???F1?ML?H?MH?LH或按虚线框化简可得F1?HM?L。图略。

【5-7】仿照全加器设计一个全减器，被减数A，减数B，低位借位信号J0，差D，向高

位的借位J，要求：

1． 列出真值表，写出D、J的表达式； 2． 用二输入与非门实现；

3． 用最小项译码器74LS138实现； 4． 用双四选一数据选择器实现。 解：

1. 设被减数为A，减数为B，低位借位为J0，差为D，借位为J。列真值表如表A5.7所示。

表A5.7

A B J0 0 0 0 D J 0 0

0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 1 1 1 1 0 1 1 0 0 0 0 0 1 1 化简可得

??D(A,B,J0)??m(1,2,4,7)?A?B?J0 ???J(A,B,J0)??m(1,2,3,7)?A?B?J0?AB2. 用二输入与非门实现的逻辑图见图A5.7(a)。

3. 用74LS138实现的逻辑图见图A5.7(b)。

4. 用双四选一数据选择器实现的逻辑图见图A5.7(c)。

ABJ0(a)

DJ

JBIN/OCTJ0BA012\&EN01234567DDAB10G03MUX74LS1531D2DEN10123EN20123JJ0\ (b) (c)

图A5.7

【5-8】设计一组合数字电路，输入为四位二进制码B3B2B1B0，当B3B2B1B0是BCD8421码时输出Y=1；否则Y=0。列出真值表，写出与或非型表达式，用集电极开路门实现。 解：

1. 根据题意直接填写函数卡诺图，如图A5.8(a)所示。化简为0的最小项，可得输出Y的与或非式

Y?B3B2?B3B1

2. 用集电极开路门实现的逻辑图见图A5.8(b)。

YB1B000B3B2000111101101011101111100101100B1B3B2+VCCRY

(a) (b)

图A5.8

【5-9】试用最小项译码器74LS138和和一片74LS00实现逻辑函数

?1(A,B)??m(0,3)?P ???P2(A,B)??m(1,2,3)解：

本题有多种答案，答案之一如图A5.10所示，其余答案请同学自行设计。

BIN/OCTBA01201234567P2P1\&EN图A5.10

【5-10】试用集成四位全加器74LS283和二输入与非门实现BCD8421码到BCD5421码的转换。 解：

将BCD8421码转换为BCD5421码时，则前五个数码不需改变，后五个数码需要加3，如表A5.11所示。

表A5.11

被加数(BCD8421) A3 0 0 0 0 0 0 0 0 1 A2 0 0 0 0 1 1 1 1 0 A1 0 0 1 1 0 0 1 1 0 A0 0 1 0 1 0 1 0 1 0 B3 0 0 0 0 0 0 0 0 0 B2 0 0 0 0 0 0 0 0 0 加数 B1 0 0 0 0 0 1 1 1 1 B0 0 0 0 0 0 1 1 1 1 S3 0 0 0 0 0 1 1 1 1 和(BCD5421) S2 0 0 0 0 1 0 0 0 0 S1 0 0 1 1 0 0 0 1 1 S0 0 1 0 1 0 0 1 0 1

1 0 0 1 0 0 1 1 1 1 0 0 由表可得74LS283的加数低两位的卡诺图，见图A5.11(a)所示。设BCD8421码输入为DCBA，则化简可得

B1=B0=D+CB+CA=D?CB?CA

用74LS283和二输入与非门实现的逻辑图见图A5.11(b)。

B1/B0BA00DC0001111000′1S30101′11101′′1001′A′BCD图A5.11

S2S1S0C0C474LS283A3A2A1A0B3B2B1B0(a) (b)

【5-11】设计一个多功能组合数字电路，实现表5.1所示逻辑功能。表中C1，C0为功能选择输入信号；A、B为输入变量；F为输出。 1、列出真值表，写出F的表达式； 2、用八选一数据选择器和门电路实现。

表5.1

C1 0 0 1 1 C0 0 1 0 1 F A+B AB A?B A?B 解：

1. 输出F的表达式为

F?C0AB?C0AB?C1AB?C0AB?C1C0AB

2. 用八选一数据选择器和门电路实现逻辑图如图A5.12所示。图中

D0=D3=D4=D7=B；D1=1；D2=0；D5=D6=B

FC1C0AF2MUX01G74LS15170EN01234567\B图A5.12

【5-12】电路如图5.12(a)所示。

1. 写出L，Q，G的表达式，列出真值表，说明它完成什么逻辑功能。 2. 用图5.12 (a)、(b)所示电路构成五位数码比较器。

YAB(AB)iA3A2A1A0B3B2B1B0LABQG

(a) (b)

图5.12

解：

1. 输出函数表达式为

?A BL?AB G?AB Q?AB该电路为一位数码比较器。

2. 将一位数码比较器的输出L、Q、G接到74LS85的串行输入端即可。

【5-14】解：

设合格为“1”，通过为“1”；反之为“0”。根据题意，列真值表见表A5.14。

表A5.14

A B C 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 F 0 0 0 0 0 1 1 1 化简可得

【5-13】某汽车驾驶员培训班进行结业考试，有三名评判员，其中A为主评判员，B和C为副评判员。在评判时，按照少数服从多数的原则通过，但主评判员认为合格，方可通过。用与非门组成的逻辑电路实现此评判规定。 解：

设合格为“1”，通过为“1”；反之为“0”。根据题意，列真值表见表A5.14。

表A5.14

A B C 0 0 0 0 0 1 F 0 0

0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0 1 1 1 化简可得

F?AB?AC?AB.AC

【5-14】分析图P5.16所示电路中，当A、B、C、D只有一个改变状态时，是否存在竞争冒险现象？如果存在，都发生在其他变量为何种取值的情况下？

ABYCD图5.14

解：

由图可知表达式为

Y?ACD?ABD?BC?CD

当B=0且C=D=1时：Y=A?A 当A=D=1且C=0时：Y=B+B 当B=1,D=0或A=0,B=D=1时：Y=C+C

当A=0,C=1或A=C=1,B=0时：Y=D+D

第6章 触发器

【6-1】已知由与非门构成的基本RS触发器的直接置“0”端和直接置“1”端的输入波形如图6.1所示，试画出触发器Q端和Q端的波形。

RdSdQQ图 6.1

解：

基本RS触发器Q端和Q端的波形可按真值表确定，要注意的是，当Rd和Sd同时为“0”时，Q端和Q端都等于“1”。Rd和Sd同时撤消，即同时变为“1”时，Q端和Q端的状态不定。见图6.1（b）所示，图中Q端和Q端的最右侧的虚线表示状态不定。

RdSdQ不定状态Q图6.1（b） 题6-1答案的波形图

【6-2】触发器电路如图6.2(a)所示，在图(b)中画出电路的输出端波形，设触发器初态为“0”。

QQRdSdQQRdSd (a) (b)

图6.2

解：

此题是由或非门构成的RS触发器，工作原理与由与非门构成的基本RS触发器一样，只不过此电路对输入触发信号是高电平有效。参照题6-1的求解方法，即可画出输出端的波形，见图6.2(c)。

RdSdQQ图6.2(c)

不定状态

【6-3】试画出图6.3所示的电路，在给定输入时钟作用下的输出波形，设触发器的初态为“0”。

“1”CPR1JC11KSYQZ

CP图 6.3

解：

见图6.3(b)所示，此电路可获得双相时钟。

CPQQYZ 图6.3(b)

【6-4】分析图6.4所示电路，列出真值表，写出特性方程，说明其逻辑功能。

QQ

D图6.4

CP

解：

1．真值表(CP=0时，保持；CP=1时，如下表）

Dn Qn Qn+1 0 0 0 0 1 0 1 0 1 1 1 1 n+1

2．特性方程Q=Dn

3．该电路为锁存器（时钟型D触发器）。CP=0时，不接收D的数据；CP=1时，把数据锁存，但该电路有空翻。

【6-5】试画出在图6.5所示输入波形的作用下，上升和下降边沿JK触发器的输出波形。设触发器的初态为“0”。

CPJK

图 6.5

解：

见图6.5(b)所示。

CPJKCPJKQQ

图6.5(b)

【6-6】试画出图P6.6(a)所示电路，在图6.6(b)给定输入下的Q端波形，设触发器初态为“0”。

1JQQCPDQCPDC11K (a) (b)

图6.6

解：

见图6.6(b)所示。

CPDQ

图6.6(b)

【6-7】根据特性方程，外加与非门将D触发器转换为JK触发器，应如何实现？若反过来将JK触发器转换为D触发器，应如何实现？

解：J-K触发器特性方程 Qn?1?JQn?KQn

D触发器特性方程 Qn?1?D

nnnnD触发器转换为J-K触发器 D?JQ?KQ?JQ?KQ 如图6.7（a）所示。 J-K触发器转换为D触发器 J?D，K?D 如图6.7（b）所示。

（a） （b）

图6.7

【6-8】电路如图6.8(a)所示，触发器为维持阻塞型D触发器，各触发器初态均为“0”。 1．在图(b)中画出CP作用下的Q0 Q1和Z的波形； 2．分析Z与CP的关系。

FF01DC1QQ01DC1RFF1QQQ1CPQ0Q1ZCP

Z

(a) (b)

图6.8

解：1、CP作用下的输出Q0 Q1和Z的波形如下图； 2、Z对CP三分频。

CPQ1Q2ZZ【6-9】电路如图6.9(a)所示，试在图(b)中画出给定输入波形作用下的输出波形，各触发器的初态均为“0”；根据输出波形，说明该电路具有什么功能？

FF0A1DC1QFF11DC1QFCP(a)

CPAF(b) 图6.9

解：输出波形图见图6.9(c)

CPAF图6.9(c)

【6-10】电路如图6.10所示，试在图(b)中画出给定输入波形作用下输出端Q0和Q1的波形，设各触发器的初态均为“0”。

FF0A1DC1RQQQ0CPFF11DC1QQQ1CPAQ0Q1 (a) (b)

图6.10

解：输出波形图见图6.10(c)

CPABC图6.10(c)

【6-11】电路如图6.11所示，试在图(b)中画出给定输入波形作用下输出端Q0 和Q1波形，各触发器的初态均为“0”。

FF0“1” 1JC11KRQQ 0CPFF11JC11KQQQ1CPAQ0Q1A“1” (a) (b)

图6.11

解：

见图6.11(b)所示。该电路A输入每出现一次下降沿，Q1端就输出一个宽度等于时钟周期的脉冲。

CPAQ0Q1

图6.11(b)

【7-1】已知时序逻辑电路如图7.1所示，假设触发器的初始状态均为0。 (1 )写出电路的状态方程和输出方程。

(2) 分别列出X=0和X=1两种情况下的状态转换表，说明其逻辑功能。 (3) 画出X=1时，在CP脉冲作用下的Q1、Q2和输出Z的波形。

第7章 时序逻辑电路

X1CP1JC11KQ11JC11KQ2Z图7.1

解：

1．电路的状态方程和输出方程

n Q1n?1?XQ1n?Q2Q1n n?1n Q2 ?Q1n?Q2 Z?Q1Q2CP

2．分别列出X=0和X=1两种情况下的状态转换表，见题表7.1所示。逻辑功能为 当X=0时，为2位二进制减法计数器；当X=1时，为3进制减法计数器。

3．X=1时，在CP脉冲作用下的Q1、Q2和输出Z的波形如图7.1(b)所示。

题表7.1

X=0 Q2 Q1 0 0 1 1 1 0 0 1 0 0 X=1 Q2 Q1 0 0 1 0 0 1 0 0 CPQ1Q2Z

图7.1(b)

【7-2】电路如图7.2所示，假设初始状态QaQbQc=000。

(1) 写出驱动方程、列出状态转换表、画出完整的状态转换图。 (2) 试分析该电路构成的是几进制的计数器。

Qa11JC11CP1K1JC11KQb1JC11KQc图7.2

解：

1．写出驱动方程

M N 0 0 0 1 1 0 1 1 进制 八 九 十四 十五 第8章 存储器

【8-1】 填空

1．按构成材料的不同，存储器可分为磁芯和半导体存储器两种。磁芯存储器利用 来存储数据；而半导体存储器利用 来存储数据。两者相比，前者一般容量较 ；而后者具有速度 的特点。

2．半导体存储器按功能分有 和 两种。

3．ROM主要由 和 两部分组成。按照工作方式的不同进行分类，ROM可分为 、 和 三种。

4．某EPROM有8条数据线，13条地址线，则存储容量为 。 5．DRAM 速度 SRAM，集成度 SRAM。 6．DRAM是 RAM，工作时（需要，不需要） 刷新电路；SRAM是 RAM，工作时（需要，不需要） 刷新电路。

7. FIFO的中文含义是 。 解：

1．正负剩磁，器件的开关状态，大，快。 2．ROM，RAM。

3．地址译码器，存储矩阵，固定内容的ROM 、 PROM，EPROM三种。 4．213×8。

5．低于，高于。

6．动态，需要；静态，不需要。

7．先进先出数据存储器。

【8-2】图8.2是16×4位ROM，A3A2A1A0为地址输入，D3D2D1D0为数据输出，试分别写出D3、D2、D1和D0的逻辑表达式。

A3A2A1A0地址译码器D3 D2 DD01

图8.2

解：

?D0?A0?D??m(3,6,9,12,15)?1? ??A?D2?A10?D??m(0,5,9,13)??3

【8-3】用16×4位ROM做成两个两位二进制数相乘（A1A0×B1B0）的运算器，列出真值表，

画出存储矩阵的阵列图。 解：

图8.3

【8-4】由一个三位二进制加法计数器和一个ROM构成的电路如图8.4(a)所示 1．写出输出F1、F2和F3的表达式；

2．画出CP作用下F1、F2和F3的波形（计数器的初态为”0“）

Q2地计址Q1·数译器Q0码器CP CP F1F2F3F1 F3F2

(a) (b)

图8.4

解：

?F1?Q1?Q0?Q2?Q1?Q2?Q1Q0??1． ?F2?Q2?Q1?Q0?Q2?Q1Q0?Q2?Q1?Q0

???F3?Q1?Q0 2．

CP F1F2F3图8.4（b）

【8-5】用ROM实现全加器。

解：

ABC0八中取一译码器Si 图8.5

m0m1m2m3m4m5m6m7Ci

第9章 可编程逻辑器件及Verilog语言

【9-1】简述CPLD与FPGA的结构特点？ 解：

CPLD采用了与或逻辑阵列加上输出逻辑单元的结构形式；而FPGA的电路结构由若干独立的可编程逻辑模块组成，用户可以通过编程将这些模块连接成所需要的数字系统。CPLD属于粗粒结构，FPGA属于细粒结构。CPLD是基于乘积项的可编程结构，而在FPGA中，其基本逻辑单元LE是由可编程的查找表（LUT，Look-Up Table）构成的， LUT本质上就是一个RAM。

【9-2】简述手工设计与PLD设计的流程？ 解：

答：手工设计：第一步，设计电路，画出逻辑图；第二步，选择逻辑元器件。第三步，进行正确的连线。

PLD的设计流程：首先根据设计要求写出相应的逻辑表达式，画出设计草图，接着在计算机上利用PLD软件通过原理图输入方式或硬件描述语言（HDL）输入方式输入逻辑设计描述，经计算机仿真验证后，下载到PLD器件中，最后再通过外部实际输入输出对设计进行验证。

【9-3】用PLD器件实现的电路仿真结果如图9.4所示，请指出电路的功能。

(a)

(b)

(c) 图9.4

解：

图P9.4 (a)为二选一数据选择器，图P9.4 (b) 边沿型D触发器，图P9.4 (c)为电平触发D触发器。

【9-4】Verilog语言程序清单如下，写出电路的逻辑功能，并通过QuartusII进行仿真。 module count(out,data,load,reset,clk); output[7:0] out; input[7:0] data; input load,clk,reset; reg[7:0] out;

always @(posedge clk) begin

if (!reset) out = 8'h00; else if (load) out = data; else out = out - 1; end

endmodule 解：

Verilog语言程序清单如下，写出电路的逻辑功能，并通过QuartusII进行仿真。 module count(out,data,load,reset,clk); output[7:0] out;

input[7:0] data; input load,clk,reset; reg[7:0] out;

always @(posedge clk) begin

if (!reset) out = 8'h00; else if (load) out = data; else out = out - 1; end

endmodule

【9-5】Verilog语言程序清单如下，写出电路的逻辑功能表，并通过QuartusII进行仿真。 module yima(A,EN,Y); output [7:0] Y; input [2:0] A; input EN; reg[7:0] Y;

wire [3:0] temp={A,EN}; always case (temp) 4'b0001 : Y=8'b00000001; 4'b1001 : Y=8'b00000010; 4'b0101 : Y=8'b00000100; 4'b1101 : Y=8'b00001000; 4'b0011 : Y=8'b00010000; 4'b1011 : Y=8'b00100000; 4'b0111 : Y=8'b01000000; 4'b1111 : Y=8'b10000000; default : Y=8'b11111111; endcase endmodule 解：

3输入8输出译码器。仿真波形图见P9.5(a)，仿真电路图见P9.5(b)。

(a)仿真波形图

(b) 仿真电路图

图9.5

【9-6】Verilog语言程序清单如下，写出电路的逻辑功能表，并通过QuartusII进行仿真。 module bianma(Y,A); output [2:0] A; input [7:0] Y; reg [2:0] A;

wire [7:0] temp=Y;

always case (temp) 8'b00000001: A=3'b000; 8'b00000010: A=3'b100; 8'b00000100: A=3'b010; 8'b00001000: A=3'b110; 8'b00010000: A=3'b001; 8'b00100000: A=3'b101; 8'b01000000: A=3'b011; 8'b10000000: A=3'b111; default A=3'b000; endcase endmodule 解：

8输入3输出编码器。仿真波形图见P9.6(a)，仿真电路图见P9.6(b)。

（a）仿真波形图

(b) 仿真电路图 图 P9.6

【9-7】用Verilog写出60进制计数器的程序，并进行仿真

第10章 脉冲产生及变换电路

【10-1】试计算图10.1中单稳态触发器74LS122的暂稳态时间，Rext=10k?、Cext=100nF。

Cext111234513Rext914VCCCextRextRintVCCA1/Cext8A2QB1B26QRGND7 图10.1

解：

根据图中所给参数，暂稳态时间tw

tw=0.7RextCext=0.7′10′103′100′10-9=0.7ms

【10-2】图10.2（a）是由555定时器构成的单稳态触发电路。 1.简要说明其工作原理； 2.计算暂稳态维持时间tw

3.画出在图10.2（b）所示输入ui作用下的uC和uO的波形。

4.若ui的低电平维持时间为15ms，要求暂稳态维持时间tw不变，应采取什么措施？

+5VR9.1k48ui 5Vui1?F7uc65553251uo0.01?Ft(ms)ucuo5 10 25 30 45 50t(ms)t(ms)

(a) （b）

图10.2

解：

1、工作原理（略）；

2、暂稳态维持时间tw=1.1RC=10ms； 3、uc和uo的波形如下图：

uiuc5 10 25 30 45 50t(ms)3.33Vuot(ms)t(ms)

4若ui的低电平维持时间为15ms，要求暂稳态维持时间tw不变，可加入微分电路

【10-3】图10.3（a）为由555定时器和D触发器构成的电路，请问：

1．555定时器构成的是那种脉冲电路？

2．在图10.3（b）中画出uc、u01、u02的波形； 3．计算u01和u02的频率。

uc+5V15k748DQuO1uO2Ot15k555351uO1CPQuc0.1 Fμ620.01 FμuO2OtOt

（a） （b）

图10.3

解：

1、555定时器构成多谐振荡器 2、uc, uo1, uo2的波形

ucuo13.33V1.67Vttt

1?316Hz uo2的频率f2=158Hz

0.7′45′01.uo2 3、uo1的频率f1=

【10-4】由555定时器构成的电路如图10.4 (a)所示，其中VCC?5V、US?4V。回答下列问题：

1. 说明由555定时器构成的电路名称。

2. 如果输入信号ui如图10.4 (b)所示，画出电路输出uo的波形。

ui / VVCC748351555ui62uo??O54321uo / VtUS

Ot(a)

(b)

图10.4

解：

1. 该电路为555定时器构成的施密特触发器。………………………..................…(3分) 2. 由电路图可知，电路的阈值电压为

UTH1?Us?4V

1UTH2?Us?2V

2在给定输入ui信号条件下，电路输出uo的波形如图10.4(b)所示。…………......…(3分)

ui / V54321Ouo / V5VtOt图10.4(b)

【10-5】由555定时器构成的施密特触发器如图10.5（a）所示。

1．在图（b）中画出该电路的电压传输特性曲线；

2．如果输入ui为图（c）的波形；所示信号，对应画出输出uO的波形； 3．为使电路能识别出ui中的第二个尖峰，应采取什么措施？

4．在555定时器的哪个管脚能得到与3脚一样的信号，如何接法？

+6V748351555ui62uoC5

（a）

uo(V)ui6 4V2V42 2 4 6uottui(V)

（b） （c）

图10.5

uI/V4V2VuO/VC52+6V748351uO/V64555uI62uO0t0(a) 2 4 6uI/V0(c)t(b)图10.5(b)

解：

1．见图10.5(b)所示。 2. 见图10.5(c)所示。

3. 为使电路能识别出uI中的第二个尖峰，应使5脚接3V左右控制电压，降低阈值。 4. 7脚，在 7脚与电源间接上拉电阻。

【10-6】 由555定时器构成的电子门铃电路如图10.6所示，按下开关S使门铃Y鸣响，且抬手后持续一段时间。

1. 计算门铃鸣响频率；

2. 在电源电压VCC不变的条件下，要使门铃的鸣响时间延长，可改变电路中哪个元件的参数？

3. 电路中电容C2和C3具有什么作用？

VCCR1S4.7kR2762845553C3100μFR3C44.7kY51C20.01μFC10.1μF图10.6

解：

1. 已知555定时器构成多谐振荡器，门铃振荡频率为

f?11??1.01kHz T0.7(R1?2R2)C12. R3和C4构成放电回路，使两个参数增大，可延长放电时间常数??R3C4。 3. 电容C2具有滤波作用，抑制电源中的高频干扰； 电容C3具有“通交流、阻断直流”作用。

【10-7】 图10.7为由两个555定时器接成的延时报警器，当开关S断开后，经过一定的延迟时间td后扬声器开始发出声音。如果在迟延时间内闭合开关，扬声器停止发声。在图中给定的参数下，计算延迟时间td和扬声器发出声音的频率。

+5V1M48+5V5k76248351S6555325110μF15k5550.01μF0.01μF0.01μF

图10.7

解：

延迟时间td?1.1RC?11s

扬声器发出声音的频率

f?

11??10kHz T0.7(R1?2R2)C2第11章 数模与模数转换器

【11-1】填空

1．8位D/A转换器当输入数字量只有最高位为高电平时输出电压为5V,若只有最低位为高电平，则输出电压为 。若输入为10001000，则输出电压为 。

2．A/D转换的一般步骤包括 、 、 和 。

3．已知被转换信号的上限频率为10kHZ，则A/D转换器的采样频率应高于 。完成一次转换所用时间应小于 。

4．衡量A/D转换器性能的两个主要指标是 和 。 5．就逐次逼近型和双积分型两种A/D转换器而言， 抗干扰能力强； 转换速度快。 解：

1． 40mV ， 5.32V 。

2． 采样 ，保持 ，量化 ， 编码 。 3． 20kHz， 50μs。

4． 精度 ， 速度 。

5． 双积分型， 逐次逼近型。

【11-2】 对于一个8位D/A转换器，若最小输出电压增量为0.02V，试问当输入代码为01001101时，输出电压uo为多少伏？若其分辨率用百分数表示是多少？

解：

输出电压Uo=1.54V；分辨率为1/（28-1）。

【11-3】图11.3为一个由四位二进制加法计数器，D/A转换器，电压比较器和控制门组成的数字式峰值采样电路。若被检测信号为一个三角波，试说明该电路的工作原理（测量前在Rd端加负脉冲，使计数器清零）。若要使电路正常工作，对输出信号有何限制？

3RR2R2RR2RR2RR2R2R-+R-+VUOCPui+&Q0Q1Q2Q3Rd74LS161-

图11.3

解：

首先将二进制计数器清零，使uO=0。加上输入信号（Ui>0)，比较器A输出高电平，打开与门G，计数器开始计数，uO增加。同时uI亦增加，若uI>uO，继续计数，反之停止计数。但只要uO未达到输入信号的峰值，就会增加，只有当uO=uImax时，才会关闭与门G，使之得以保持。

【11-4】双积分型A/D转换器如图11.4所示，请简述其工作原理并回答下列问题：

1．若被检测电压UI(max)=2V，要求能分辨的最小电压为0.1mV，则二进制计数器的容量应大于多少？需用多少位二进制计数器？

2．若时钟频率fCP=200kHz，则采样时间T1=?

3．若fCP=200kHz，UI

CUI-VREFR-+UO-+CP二进制计数器QN-1Q0&

图11.4

解：

1. 若被检测电压UImax=2V，要求能分辨的最小电压为0.1mV，则二进制计数器的容量应大于20000；需用15位二进制计数器。

2. 若时钟频率fCP=200kHz，则采样时间T1=215×5?s=163.8ms 3.

T1′2V?5V RC=409.5ms RC

【11-5】有一个逐次逼近型8位A/D转换器，若时钟频率为250kHZ。 1．完成一次转换需要多长时间？

2．有一个A/D转换器，电压砝码与输入电压ui逐次比较的波形如图11.5所示，则A/D转换器的输出为多少？

uO5VuI2.5Vt

图11.5

解：

1．完成一次转换需要36?s。 2．A/D转换器的输出为01001111。

【11-6】双积分型A/D转换器如图11.6所示。试问： 1．若被检测信号的最大值为uI(max)?2V，要能分辨出输入电压的变化小于等于2mV，则应选择多少位的A/D转换器？

2．已知时钟脉冲CP的频率为32kHz，若要求采样时间T1＝31ms，则计数器应预置的初值为多少？

3． 若输入电压大于参考电压，即|uI|?|VREF|，则转换过程中会出现什么现象？

uIS1C晶体振荡器1S2RA1uOfGQn-1CPQ0A2检零比较器uG&二进制计数器VREF图11.6

解：

1．10位。

3. 积分器输出过零时，计数器超过最大值，产生溢出现象。

【11-7】 试分析图11.7所示电路的工作原理，存储器中存储的信息见表11.7，画出输出电压Uo的波形。 5V

11.7 EPROM 2716存储内容

A3 A2 A1 A0 D3 D2 D1 D0 WRCSVDDVREFRF-+AD7524IOUT10 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 0 0 0 0 0 0 0 1 1 0 0 1 0 0 1 0 0 0 1 0 0 0 1 0 1 0 0 0 0 0 1 1 0 0 0 0 0 0 1 1 1 0 0 1 0 1 0 0 0 0 1 0 0 1 0 0 1 0 1 1 0 D7D6D5D4D3D2D1D0IOUT2UoD7D6D5D4D3D2D1D0PG/PGM2716CSA10A8A8A7A6A5A4A3A2A1A0“1”CPPTQDQCQBQA74LS161CrDCBALD“1”“1”

图11.7

图

解：

CPuO-0.625V-1.25V-1.875V-2.5V图11.7（b）

第12章 实用数字电路设计

【12-1】设计一个温度测量及显示电路，温度传感器不限热敏电阻，写出设计报告。

【12-2】 利用所学电子技术基础知识设计一个有实际应用背景的电子电路，写出设计报告。

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