六+时序逻辑电路知识要点

第五章 触发器知识要点

一、 触发器：能储存一位二进制信号的单元

二、 各类触发器逻辑符号、特性表、转换图和特性方程

SR：

Qn?1?S?RQn

SR=0 JK： D：

Qn?1?JQn?KQn Qn?1?D

T： T'：

Qn?1?TQn?TQn Qn?1?Qn

三、 各类触发器动作特点及波形图画法

SR锁存器（基本RS触发器）：SD、RD每一变化对输出均产生影响

SR触发器（时钟控制RS触发器）：在CP高电平期间R、S变化对输出有影响

主从JK触发器：在CP=1期间，主触发器状态随R、S变化。CP下降沿，从触发器按主触发器状态翻

转。在CP=1期间，JK一次变化现象。

边沿触发器：触发器的次态仅取决于CP（上升沿/下降沿）到达时输入信号状态。 四、 触发器转换

D触发器和JK触发器转换成T和T’触发器 JK触发器转换成SR触发器和T触发器

六 时序逻辑电路知识要点

一、时序逻辑电路的组成特点：

1. 任一时刻的输出信号不仅取决于该时刻的输入信号，还和电路原状态有关。 2. 时序逻辑电路由组合逻辑电路和存储电路组成。 二、同步时序逻辑电路的分析方法（按步骤解题）

逻辑图→写出驱动方程→写出状态方程→写出输出方程→画出状态转换图 三、 典型时序逻辑电路

1. 数值寄存器及移位寄存器。多用D触发器,74LS194 2. 用T触发器构成的计数器。

构成加法计数器: 低位每次翻转，高位当低位全为1时翻转 构成减法计数器：低位每次翻转，高位当低位全为0时翻转 两种控制方式：控制CLK信号；控制T输入端。

3. 集成计数器（掌握逻辑符号、功能表，清零和置数的方式）

4位同步二进制计数器74LS161：异步清0（低电平），同步置数，CP上升沿计数， 4位同步十进制计数器74LS160：同74LS161

同步十六进制加/减计数器74LS191：无清0端，只有异步预置端，功能表

双时钟同步十六进制加减计数器74LS193：有二个时钟CPU，CPD，异步置0（H），异步预置（L） 四、 时序逻辑电路的设计 （按步骤解题）

1．用触发器组成同步计数器的设计方法及设计步骤

逻辑抽象→状态转换图→画出次态 以及各输出的卡诺图→利用卡诺图求状态方程和驱动方程、输出方程→检查自启动（如不能自启动则应修改逻辑）→画逻辑图 2． 用集成计数器组成任意进制计数器的方法

置0法：如果集成计数器有清零端，则可控制清零端来改变计数长度。

如果是异步清零端，则M进制计数器可用第M个状态译码产生控制信号控制清零端，如果是同步清零，则用第M-1个状态译码产生控制信号，产生控制信号时应注意清零端时高电平还是低电平。 置数法：控制预置端来改变计数长度。（预置数为0000） 如果异步预置，则用第M个状态译码产生控制信号

如果同步预置，则用第M-1个状态译码产生控制信号，也应注意预置端是高电平还是低电平。 多片级联时进位信号产生：有串行进位和并行进位二种方法

第六章 时序逻辑电路

一、填空题

1、时序逻辑电路任何时刻的输出信号不仅取决于 ，而且还取决于 。 2、时序逻辑电路逻辑功能的表示方法有 、 、 、和 四种。 3、进行时序逻辑电路的分析时，需要列出逻辑电路的一些方程式，这些方程式包括 、 、 和 。 4、用来记忆和统计输入CP脉冲个数的电路，称为 。 5、用以存放二进制代码的电路称为 。

6、具有存放数码和使数码逐位右移或左移的电路称为 。 二、判断题

1、时序逻辑电路的特点是在任何时刻的输出不仅和输入有关，而且还取决于电路原来的状态。（） 2、时序逻辑电路由存储电路和触发器两部分组成。（）

3、为了记忆电路的状态，时序电路必须包含存储电路，存储电路通常以触发器为基本单元电路组成。（）

4、计数器能够记忆输入CP脉冲的最大数目，叫做这个计数器的长度，也称为计数器的“模”。（） 5、同步时序电路和异步时序电路的最主要区别是，前者没有CP脉冲，后者有CP脉冲。（）

6、同步时序电路和异步时序电路的最主要区别是，前者的所有触发器受同一时钟脉冲控制，后者的各触发器受不同的时钟脉冲控制。（）

7、时序电路的逻辑功能可用逻辑图、逻辑表达式、状态表、卡诺图、状态图和时序图等方法来描述，它们在本质上是相通的，可以互相转换。（）

8、当时序逻辑电路进入无效状态后，若能自动返回有效工作状态，该电路能自启动。（） 9、74LS163是集成4位二进制（十六进制）同步加法计数器。（） 三、选择题

1、时序逻辑电路中一定包含（）

A、触发器 B、编码器 C、移位寄存器 D、译码器 2、时序电路某一时刻的输出状态，与该时刻之前的输入信号（） A、有关 B、无关 C、有时有关，有时无关 D、以上都不对 3、用n个触发器构成计数器，可得到的最大计数长度为（） A、n B、2n C、n D、2

n24、同步时序逻辑电路和异步时序逻辑电路比较，其差异在于后者（）

A、没有触发器 B、没有统一的时钟脉冲控制 C、没有稳定状态 D、输出只与内部状态有关 5、一位8421BCD计数器，至少需要（）个触发器。 A、3 B、4 C、5 D、10

6、经过有限个CP，可由任意一个无效状态进入有效状态的计数器是（）自启动的计数器。 A、能 B、不能 C、不一定能 D、以上都不对 7、构成数码寄存器和移位寄存器的触发器，其逻辑功能一定为（） A、JK触发器 B、D触发器 C、基本RS触发器 D、T触发器 8、要想把串行数据转换成并行数据，应选（）。

A、并行输入串行输出方式 B、串行输入串行输出方式 C、串行输入并行输出方式 D、并行输入并行输出方式 9、寄存器在电路组成上的特点是（）

A、有CP输入端，无数码输入端。 B、有CP输入端和数码输入端。 C、无CP输入端，有数码输入端。 D、无CP输入端和数码输入端。 10、通常寄存器应具有（）功能。

A、存数和取数 B、清零和置数 C、A和B都有 D、只有存数、取数和清零，没有置数。 三、分析计算题

1、分析图示时序逻辑电路。

2、用JK触发器设计一个4位二进制加法计数器 3、用74LS161构成一个十二进制计数器。 4、用集成计数器74160和与非门组成的6进制计数器。

第七和八章知识要点

一、半导体存储器的分类及功能（了解）

从功能上分

二、半导体存储器结构 （了解）

ROM、RAM结构框图以及两者差异 三、RAM存储器容量扩展

位扩展：增加数据位数 字扩展：增加存储单元 四、可编程器件（了解）

低密度：PROM PLA PAL GAL 高密度：EPLD CPLD FPGA

简单的PLD的结构：与或阵列 PROM——与阵列固定，或阵列可编程 PLA——与阵列，或阵列均可编程 PAL GAL——与阵列可编程，或阵列固定 GAL输出逻辑宏单元OLMC

CPLD——复杂的可编程逻辑器件。集成多个逻辑块，每个逻辑块都是GAL器件。通过共享可编程开关阵列组成互连资源

FPGA——现场可编程门阵列。采用若干独立的可编程逻辑模块，靠纵横分布的可编程互联线连接起来

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