第4章 复位、时钟同步和初始化

第四章 复位、时钟同步和初始化

本章介绍复位、时钟同步和MPC8349E设备的整体初始化，包括复位配置信号的定义及其选项。此外还介绍配置、控制和状态寄存器。注意，本书的每一章都介绍了一个部件额外的具体的初始化过程。

4.1 概述 复位、时钟同步和控制信号为设备的操作提供很多选项。可以在硬复位或上电复位期间配置不同的模式和特性。大多数可配置特性由复位配置字装入设备，只有很少一部分信号用作复位序列期间的复位配置输入。

4.2 外部信号说明 下面几节详细说明复位和时钟信号。

4.2.1 复位信号 表4-1说明了MPC8349E的复位信号。4.4.2节“复位配置字”介绍了还作为复位配置信号的信号。

表4-1 系统控制信号——详细信号说明

信号 /PORESET I/O I 说明 上电复位。该信号有效时启动上电复位流，初始化设备，配置设备的各种属性，包括它的时钟模式。 状态含义 时序 复位状态 /HDRESET I/O 有效——外部代理触发了一个上电复位序列。 无效——指示无上电复位。 关于该信号的具体时序信息见MPC8349E硬件规范。 始终输入。 硬复位。使设备终止所有当前内部和外部事务，并将大部分寄存器设置为它们的缺省值。/HRESET可以完全与所有其他信号异步有效。设备不在硬复位状态时，才能检测到外部的硬复位请求。在/HRESET有效期间，/SRESET有效。/HRESET是一个漏极开路信号。 状态含义 有效——外部代理或内部硬件触发了一个硬复位序列。内部硬件一直驱动/HRESET，直到序列完成。 无效——指示无硬复位。 有效——可以随时出现，异步于任何时钟。 无效——必须有效（保持）至少32个CLKIN（PCI主机模式）或PCI_CLK（PCI代理模式）个周期。 这是一个漏极开路信号，需要一个外部上拉电阻。 输出，在上电和硬复位流期间驱动低电平。复位流完成后为高阻。 时序 要求 复位状态 /SRESET I/O 软复位。使设备终止所有当前内部事务，将大部分寄存器设置为它们的缺省值，并让e300c1核进入复位状态。I/O信号的功能和方向，以及存贮器控制器操作不受/SRESET的影响。/SRESET可以完全与所有其他信号异步有效。设备不在硬复位或软复位状态时才能检测到外部软复位请求。/SRESET是一个漏极开路信号。 状态含义 有效——外部代理或内部硬件触发了一个软复位序1

列。内部硬件一直驱动/SRESET，直到序列完成。 时序 有效——可以随时出现，异步于任何时钟。 无效——必须有效（保持）至少32个CLKIN（PCI主机模式）或PCI_CLK（PCI代理模式）个周期。 这是一个漏极开路信号，需要外部一个上拉电阻。 输出，在上电和硬复位流期间驱动为低电平。复位流完成后为高阻。 要求 复位状态 CFG_RESET_SOURCE[0:2] I 复位配置字源选择。这些复位配置输入信号位于这样一些设备引脚上，当设备未处于复位状态时，这些引脚具有其他功能。在/PORESET有效期间对这些输入信号进行采样，以确定从哪一个接口装入复位控制字。 状态含义 时序 详细说明见4.4.1.1节“复位控制字源” 在/PORESET有效期间、提供的时钟稳定之后（/PORESET流）对这些输入信号进行采样，一旦/HRESET有效，就必须由外部电阻将其拉高或拉低。 在/POREST和/HREEST流期间，所有连接到这些信号的其他信号驱动器必须为高阻状态。关于用于拉高或拉低复位配置信号的合适的电阻值见MPC8349E硬件规范。 在上电和硬复位流期间为输入信号，在复位流完成后为功能信号。 要求 复位状态 CFG_CLKIN_DIV I 时钟分配选择。该复位配置输入信号位于这样一个设备引脚上，当设备未处于复位状态时，该引脚具有其他功能。在/PORESET有效期间对该输入信号进行采样，以确定CLKIN是否为倍频（除以2）。 状态含义 时序 见4.4.1.2节“时钟分配” 在/PORESET有效期间、提供的时钟稳定之后（/PORESET流）对这些输入信号进行采样，一旦/HRESET有效，就必须由外部电阻将其拉高或拉低。 在/POREST和/HRESET流期间，所有连接到这些信号的其他信号驱动器必须为高阻状态。关于用于拉高或拉低复位配置信号的合适的电阻值见MPC8349E硬件规范。 在上电和硬复位流期间驱动为输入信号，在复位流完成后为功能信号。 要求 复位状态

4.2.2 时钟信号 表4-2说明了MPC8349E的外部时钟信号。注意，某些信号对设备内的某些部件来说是特定的，虽然4.5节“时钟同步”介绍了它们的某些功能，但分别在各章中对它们进行了详细定义。

表4-2 时钟信号——详细信号说明

信号 /CLKIN I/O I 说明 系统时钟。若MPC8349E为PCI主机设备，则CLKIN就是它的主输入时钟。CLKIN直接馈送给PCI输出时钟分配器，还作为无时滞外部PCI时钟通路的信号驱动输出。若MPC8349E为PCI代2

理设备，则应将该信号连到GND。 时序 要求 复位状态 PCI_CLK/PCI_SYNC_IN I 有效/无效——关于该信号的具体时序信息见MPC8349E硬件规范。 在PCI代理模式时应连到低 始终输入。 PCI时钟/PCI同步时钟（PCI_CLK/PCI_SYNC_IN）。当设备处于PCI代理模式时，PCI_CLK就是到该设备的主时钟输入。当设备处于PCI主机模式时，将PCI_SYNC_IN连接到外部PCI_SYNC_OUT。 时序 复位状态 有效/无效——关于该信号的具体时序信息见MPC8349E硬件规范。 始终输入。 PCI_SYNC_OUT O 参考PCI输出同步时钟（PCI_SYNC_OUT）。当MPC8349E为PCI主机设备时，为消除外部PCI时钟通路的时滞，将PCI_SYNC_OUT连接到外部的PCI_SYNC_IN信号。PCI_SYNC_OUT的频率与CLKIN或CLKIN/2相同，它与复位时CFG_CLKIN_DIV的状态有关。更多信息见4.4.1.2节“CLKIN分配”。当MPC8349E为PCI主机设备时，一般不使用该信号。 时序 复位状态 有效/无效——关于该信号的具体时序信息见MPC8349E硬件规范。 始终输出，在PCI主机模式时触发。 PCI_CLK_OUT[0:7] O PCI输出时钟集。当MPC8349E为PCI主机设备时，它提供八路独立的时钟输出信号，馈送给PCI代理设备。 时序 复位状态 复位状态 有效/无效——关于该信号的具体时序信息见MPC8349E硬件规范。 始终输出。在上电复位期间和之后为高阻。由内存映射寄存器启用。 在上电和硬复位流期间驱动为输入信号，在复位流完成后为功能信号。

4.3 功能说明 本节介绍复位设备的各种方法、上电复位配置和设备的时钟同步。

4.3.1 复位操作 设备有数个到复位逻辑的输入： ? 上电复位（/PORESET） ? 外部硬复位（/HRESET） ? 外部软复位（/SRESET） ? 软件看门狗复位 ? 系统总线监控器复位

? 检查停止（checkstop）复位 ? JTAG复位 ? 软件硬复位 所有这些复位源都被馈送到复位控制器，并根据复位源的不同采取不同的行动。4.6.1.3节“复

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位状态寄存器（RSR）”中介绍的复位状态寄存器指示引起复位的最后的复位源。

4.3.1.1 复位原因 表4-3介绍了复位原因。

表4-3 复位原因

名称 说明 上电复位（/PORESET） 输入信号。该信号有效时启动上电复位流，它复位所有的设备并配置设备的各种属性，包括其时钟模式。 硬复位（/HRESET） 这是一个双向I/O信号。只有在设备未宣告硬复位但出现该信号时，设备才能检测到外部/RESET有效。在/HDRESET有效期间，/SRESET有效。/HDRESET是一个漏极开路信号。 双向I/O信号。只有在设备未宣告硬或软复位但出现该信号时，设备才能检测到外部有效的/SRESET。/SRESET是一个漏极开路信号。 在设备的看门狗计数值到零以后，发出软件看门狗复位。然后允许的软件看门狗事件产生内部硬复位序列。 在设备的CSB总线监控器到达超时状态时，总线复位有效。然后允许的总线监控器事件产生内部硬复位序列。 如果核进入检查停止状态，且允许检查停止复位（RMR[CSRE]＝1），则检查停止复位有效。然后允许的检查停止事件产生内部硬复位序列。 当JTAG逻辑宣告JTAG软复位信号有效时，产生内部软复位序列。 写入内存映射寄存器（RCR）可以初始化硬复位序列。 写入内存映射寄存器（RCR）可以初始化软复位序列。 软复位（/SRESET） 软件看门狗复位 系统总线监控器复位 检查停止复位 JTAG复位 软件硬复位 软件软复位

4.3.1.2 复位操作 复位控制逻辑确定复位的原因，必要时对其进行同步，并复位适当的内部硬件。每个复位流对设备有不同的影响:

? 上电复位的影响最大，它复位整个设备，包括时钟逻辑和错误捕获寄存器。 ? 硬复位复位整个设备，但不包括时钟逻辑和错误捕获寄存器。 ? 软复位则初始化内部逻辑，但保持系统的配置。

所有复位类型都产生到e300c1核的复位。/PORESET、/HRESET和/SRESET对给定应用的影响是核将MSR[IP]的值复位为复位寄存器字高端的BMS字段中的值。参见4.4.2.12节“引导内存空间（BMS）”。 存贮器控制器、系统保护逻辑、中断控制器和I/O信号仅在硬复位时初始化。软复位初始化内部逻辑，但保持系统的配置。外部/SRESET有效向核和其余的设备产生硬复位。表4-4标识了每个复位源的复位操作。

表4-4 复位操作 动作 上电复位 复位源 外部硬复位 软件看门狗 总线监控器 4

JTAG复位 外部软复位

检查停止 软件硬复位 复位： PLL、时钟、RTC单元和错误捕获寄存器 复位： DDR、LBC、I/O复用器、GTM、PIT、GPIO、系统配置和本地存取窗口 复位其他内部逻辑 复位装入的配置字 /HRESET驱动 /SRESET驱动 到e300c1核的硬复位 是 否 否 是 是 否 是 是 是 是 是 是 是 是 是 是 是 否 否 是 是

4.3.2 上电复位流 /PORESET外部信号有效启动上电复位流。在设备的外部供电稳定之后，应保持/PORESET外部有效至少32个输入时钟周期。在/PORESET无效之后，设备立即开始配置过程。设备在整个上电复位过程期间，包括配置期间，宣告/HRESET和/SRESET有效。配置时间根据配置源和CLKIN（PCI主机模式）或PCI_CLK（PCI代理模式）频率的不同而变化。首先对复位配置输入进行采样，确定配置源和输入时钟的分配模式。然后设备开始装入复位配置字。系统PLL根据复位配置字低端中的时钟模式值开始锁定。当系统PLL锁时序，时钟单元开始在设备中分配时钟信号。在这个阶段，e300c1核的PLL开始锁定。当它被锁定并完成了复位配置字的装入时，释放/HRESET，在4个时钟之后释放/SRESET。

4.3.2.1 详细上电复位流程 MPC8349E的详细上电复位（POR）流程如下： 1. 加电，满足MPC8349E硬件规范的要求。

2. 系统宣告/PORESET（以及可选的/HRESET）和/TRST有效，让所有寄存器初始化到它们的缺省

状态，让大部分I/O驱动器释放为高阻（某些时钟、时钟允许和系统控制信号仍保持有效）状态。

3. 系统施加稳定的CLKIN（PCI主机模式）或PCI_CLK（PCI代理模式）信号和稳定的复位配置

输入信号（CFG_RESET_SOURCE和CFG_CLKIN_DIV）。

4. 在至少32个稳定的CLKIN（PCI主机模式）或PCI_CLK（PCI代理模式）时钟周期之后，系

统将/PORESET置为无效。

5. 设备对复位配置输入信号进行采样，确时时钟分配和复位配置源。 6. 设备开始装入复位配置字。装入时间与复位配置字源有关。

7. 一旦装入了复位配置字低端，系统PLL就开始锁定。当系统PLL锁时序，向e300c1 PLL提供

csb_clk。

8. e300c1 PLL开始锁定。

9. 设备一直驱动/HRESET有效，直到e300c1 PLL锁定且装入了复位配置字为止。 10. 如果前面未将/HRESET置为无效，此时用户可以选择将/HRESET置为无效。

注意

JTAG逻辑必须总是能通过设置/TRST有效来初始化。如果未使用JTAG信号，应将/TRST与

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/PORESET直接连接。在/PORESET 无效之后，/TRST一定不能继续有效。

在/HRESET有效时，不需要让/SRESET有效。

11. 将到核和其余逻辑的内部复位置为无效。启用I/O驱动器。LBC DLL开始锁定。为响应配置周

期，PCI接口可以宣告/DEVSEL有效。

12. 设备停止驱动/SRESET，/SRESET变为无效。将到e300核的复位置为无效，并启用核。如果允

许，释放引导定序器，让它从串行ROM装入配置数据，参见17.4.5节“引导定序器模式”。 13. 在引导定序器完成操作之前，如果需要，可以清除PCI总线功能寄存器中的CFG_LOCK位以

允许PCI接口接受外部请求。PCI总线功能寄存器见表13-41。如果e300核要求继续进行，引导定序器应清除ACR[COREDIS]，允许取引导向量。有关说明见6.2.1节“仲裁器配置寄存器（ACR）”。

14. 如果允许，PCI接口现在可以接受外部请求。如果允许，核可以取引导向量。现在设备就处于

就绪状态了。

图4-1给出了上电复位流的时序图

图4-1 上电复位流

4.3.3 硬复位流 /HRESET信号由外部通过设置/HRESET有效来启动，或在设备检测到某种情况时由内部产生内部硬复位序列来启动。在上述两种情况中，设备在整个/HRESET状态期间继续宣告/HRESET和/SRESET有效。硬复位序列的时间根据配置源和CLKIN（PCI主机模式）或PCI_CLK（PCI代理模式）频率的不同而变化。硬复位不对复位配置输入信号（CFG_RESET_SOURCE和CFG_CLKIN_DIV）进行采样，所以设备立即开始装入复位配置字，并按4.4.3节“装入复位配置字”解释的那样配置设备。在配置序列完成之后，设备释放/HRESET和/SRESET信号，并退出/HRESET状态。一个外部

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上拉电阻应让信号无效。在检测到信号无效之后，需要经过16个周期的时间才能开始测试外部（硬/软）复位是否存在。

注意

因为设备在硬复位流期间不对复位配置输入信号（CFG_RESET_SOURCE和CFG_CLKIN_DIV）进行采样，所有对那些信号设置新值（不是上电复位期间设置的值）没有用。 图4-2给出了硬复位流的时序图。

图4-2 硬复位流

4.3.4 软复位流 /SRESET信号可以由外部通过使/SRESET有效来启动，或在设备检测到某种情况时由内部宣告/SRESET有效来启动。在上述两种情况中，设备宣告/SRESET有效512个PCI_CLK/PCI_SYNC_IN/SYNC_IN个时钟周期，然后设备释放/SRESET，并退出/SRESET信号。一个外部上拉电阻应让/SRESET无效。在检测到此信号无效之后，需要经过16个周期的时间才能开始测试外部（硬/软）复位是否存在。当/SRESET有效时，复位内部硬件，但硬复位配置不会改变。

4.4 复位配置 用两种互补的方法初始化设备：锁存CFG_RESET_SOURCE和装入复位配置字。开始时，在/PORESET置为有效期间对一小部分输入信号进行采样。这些信号确定是否需要复位配置字，以及从哪个设备源接口装入。根据这些信号的值，设备可以继续装入复位配置字。

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4.4.1 复位配置信号 复位配置输入信号位于这样一些设备引脚上，在设备未处于复位状态时，这些引脚具有其他功能。在/PORESET有效期间，提供的时钟稳定之后（/PORESET），对这些输入信号进行采样并放入寄存器，一旦/HRESET有效，这些输入信号就必须立即由外部电阻拉高或拉低。在/PORESET和/HRESET信号期间，连接到这些信号的所有其他信号的驱动器必须处于高阻状态。关于用于拉高或拉低复位配置信号的合适的电阻值参考MPC8349E硬件规范。 本节介绍由复位配置信号配置的模式。注意，软件通过在4.6.1.3节“复位状态寄存器（RSR）”和4.6.2.1节“系统PLL模式寄存器（SPMR）”介绍的内存映射寄存器可以访问复位配置输入信号的采样值。

注意

建议用户实现下列方法中的一种，来控制对这些引脚的复位和非复位功能的选择。 ? 电阻。使用上拉或下拉电阻在复位配置输入信号上设置所期望的值。在上电和硬复位序列期间，

这些信号是到设备的输入信号。

? 主动驱动设备。使用/HRESET控制驱动设备。当/HRESET有效时，驱动引脚的复位配置值；

当/HRESET无效时，停止驱动复位配置输入信号。

4.4.1.1 复位配置字源 复位配置字源选项如表4-5所示，它选择是从本地总线EEPROM、还是从I2C EEPROM（I2C ＃1）装入复位配置字，或者使用硬编码的缺省选项。

表4-5 复位配置字源 CFG_RESET_SOURCE[0:2] 000 001 含义 从本地总线EEPROM装入复位配置字。 从本地总线I2C EEPROM装入复位配置字。 PCI_CLK/PCI_SYNC_IN的范围为25－44MHz。 注意：将来的设计将删除该选项，因此建议客户使用010选择。 从本地总线I2C EEPROM装入复位配置字。 PCI_CLK/PCI_SYNC_IN对高达66.666MHz（25－66.666MHz）的所有PCI频率都有效。 硬编码选择＃0。不装入复位配置字。 硬编码选择＃1。不装入复位配置字。 硬编码选择＃2。不装入复位配置字。 硬编码选择＃3。不装入复位配置字。 硬编码选择＃4。不装入复位配置字。 注意

这些信号的值还影响上电和硬复位序列的持续时间。无论如何，复位序列不能超过1ms。

4.4.1.2 CLKIN分配 当把设备配置为PCI主机设备时，CFG_CLKIN_DIV配置输入选择CLKIN和PCI_SYNC_OUT/SYNC_OUT之间的关系，如表4-6所示。当配置为PCI主机设备时，该设备支持八路PCI_CLK输出信号。每个输出时钟的频率都可以在OCCR寄存器中设定，让它等于CLKIN频

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010 011 100 101 110 111

率或为CLKIN频率的一半。如果至少有一个频率为CLKIN频率一半的输出PCI时钟，则应将CFG_CLKIN_DIV复位配置信号拉高，否则拉低。 当把设备配置为PCI代理设备时，如果在上电复位有效期间采样值为“1”，则可以使用CFG_CLKIN_DIV配置输入将内部时钟频率加倍。如果期望不论PCI时钟是按33还是按66MHz运行，内部频率都固定，则该特性很有用。PCI规范要求，由M66EN信号提供PCI时钟频率的信息。

表4-6 CLKIN分配 CFG_CLKIN_DIV 0 1 说明 在PCI主机模式，CLKIN:PCI_SYNC_OUT＝1:1，且所有的PCI_CLK_OUT[0:7]时钟都被限制为等于CLKIN的频率。 在PCI主机模式，CLKIN:PCI_SYNC_OUT＝2:1，可以在OCCR寄存器中将PCI_CLK_OUT[0:7]时钟设定为CLKIN/2。 在PCI代理模式，内部频率加倍。更多细节参见MPC8349E硬件规范。

4.4.1.3 选择复位配置输入信号 表4-7给出了一个例子，说明用户应如何拉低或拉高复位配置输入信号（CFG_RESET_SOURCE和CFG_CLKIN_DIV）。复位序列持续的时间从/PORESET无效时开始到/SRESET无效时结束。

表4-7 选择复位配置输入信号 I2C CLKIN EEPROM 频率 复位配置（主机模字 式） 否 33MHz CFG_CLKIN_DIV （主机模式） 0 PCI_CLK 频率 （代理模式） 33MNz CFG_RESET_ SOURCE[0:2] 按CLKIN/PCI_CLK 周期数的 复位序列持续时间 15380 持续时间 000，011－111 （非I2C EEPROM） 000，011－111 （非I2C EEPROM） 000，011－111 （非I2C EEPROM） 001（I2C EEPROM，低PCI_SYNC_IN/PCI_CLK时钟频率） 010（I2C EEPROM，高PCI_SYNC_IN/PCI_CLK时钟频率） 001（I2C EEPROM，低PCI_SYNC_IN/P9

462?s 否 66MHz 0 66MNz 15380 231?s 否 66MHz 1 33MNz 30760/15380 462?s 是 33MHz 0 33MNz 24548 736?s 是 66MHz 0 66MNz 37908 568?s 是 66MHz 1 33MNz 49096/24548 736?s

CI_CLK时钟频率）

4.4.2 复位配置字 复位配置字控制时钟的比率和其他基本设备功能，例如PCI主机或代理模式、引导定位、TSEC模式和字节序模式等。在上电或硬复位期间，从本地总线、或I2C接口、或硬编码值中装入复位配置字。关于复位配置字源的更多信息见4.4.1节“复位配置信号”。还要注意，尽管复位配置字是在硬复位流期间装入的，但仅在上电复位期间/PORESET有效时才复位时钟和PLL模式。更多信息见4.3.1.2节“复位操作”。 通过下列只读内存映射寄存器，软件可以访问复位配置设置： ? 复位配置字低端寄存器（RCWLR） ? 复位配置字高端寄存器（RCWHR） ? 复位状态寄存器（RSR）

? 系统PLL模式寄存器（SPMR） 这些寄存器在4.6节“内存映射/寄存器定义”中介绍。

4.4.2.1 复位配置字低端寄存器（RCWLR Reset Configuration Word Low Register） 复位配置字低端寄存器如图4-3所示。

图4-3 复位配置字低端寄存器（RCWLR）

表4-8定义了复位配置字低端的位字段。

表4-8 复位配置字低端位设置

位 0 1 2－3 4－7 8 9－15 16－31 名称 LBIUCM DDRCM － SPMF － COREPLL － 含义 本地总线存贮器控制器时钟模式 DDR SDRAM存贮器控制器时钟模式 保留，应清除。 系统PLL乘法因子 保留，应清除。 核PLL配置 保留，应清除。 详细说明 4.4.2.3节“本地总线控制器时钟模式” 4.4.2.4节“DDR SDRAM存贮器控制器时钟模式” 4.4.2.4节“系统PLL配置” 4.4.2.6节“核PLL配置”

4.4.2.2 复位配置字高端寄存器（RCWHR Reset Configuration Word High Register） 复位配置字高端寄存器如图4-4所示。

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图4-4 复位配置字高端寄存器（RCWHR）

表4-9定义了复位配置字高端的位字段。

表4-9 复位配置字高端位设置

位 0 1 2 3 4 5 6－7 8 9－11 12－15 16－17 18－19 20－27 28 29 30 31 名称 PCIHOST PCI64 PCI1ARB PCI2ARB COREDIS BMS BOOTSEQ SWEN ROMLOC － TSEC1M TSEC2M － TLE LALE LDP － 含义 PCI主机模式 64位PCI总线模式 PCI1内部仲裁器模式 PCI2内部仲裁器模式 核禁止模式 引导内存空间 引导定序器配置 软件看门狗允许 引导ROM接口定位 保留，应清除。 TSEC1模式 TSEC2模式 保留，应清除。 真小端格式模式 本地总线LALE信号时序 复位后的LDP/CKSTP引脚复用状态 保留，应清除。 详细说明 4.4.2.7节“PCI主机/代理配置” 4.4.2.8节“64位PCI配置” 4.4.2.9节“PCI1仲裁器配置” 4.4.2.10节“PCI2仲裁器配置” 4.4.2.11节“核禁止模式” 4.4.2.12节“引导内存空间（BMS）” 4.4.2.13节“引导定序器配置” 4.4.2.14节“软件看门狗允许” 4.4.2.15节“引导ROM定位” 4.4.2.16节“TSEC1模式” 4.4.2.17节“TSEC2模式” 4.4.2.18节“e300c1核真小端格式模式” 4.4.2.19节“LALE配置” 4.4.2.20节“LDP配置”

4.4.2.3 本地总线控制器时钟模式 表4-10列出了选择本地总线控制器时钟比率的复位配置字的字段。如果该位置位，本地总线控制器按csb_clk的两倍运行。如果该位清除，本地总线控制器按csb_clk的频率运行。

表4-10 本地总线控制器时钟模式 复位配置字低端寄存器（RCWLR）位 0 注意

2:1模式在csb_clk 运行在低频时有用。

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字段名称 LBIUCM 值 （二进制） 0 1 本地总线控制器时钟 : csb_clk 1:1 2:1 4.4.2.4 DDR SDRAM存贮器控制器时钟模式 表4-11列出了选择DDR SDRAM存贮器控制器时钟比率的复位配置字的字段。如果该位置位，DDR SDRAM存贮器控制器按csb_clk的两倍运行。如果该位清除，DDR SDRAM存贮器控制器按csb_clk的频率运行。

表4-11 DDR SDRAM存贮器控制器时钟模式 复位配置字低端寄存器（RCWLR）位 1 注意

2:1模式主要在使用32位数据总线存贮器设备时有用。

4.4.2.5 系统PLL配置 系统PLL比率复位如表4-12所示，它建立CLKIN（PCI主机模式）或PCI_CLK（PCI代理模式）输入信号与设备内部的csb_clk之间的时钟比率。csb_clk驱动内部单元，并馈送给e300c1核的PLL。

表4-12 系统PLL比率 复位配置字低端寄存器（RCWLR）位 4－7 字段名称 值 （二进制） 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111

注意

在PCI主机模式中，表4-12介绍的SPMF字段在复位流期间始终选择csb_clk:CLKIN比率，不考虑CFG_CLKIN_DIV的复位配置输入。

12

字段名称 DDRCM 值 （二进制） 1 0 本地总线控制器时钟 : csb_clk 2:1 1:1 csb_clk:CLKIN（PCI主机模式） csb_clk:(PCI_CLK×(1+~采样的cfg_clkin_div))（PCI代理模式） 16:1 保留 2:1 3:1 4:1 5:1 6:1 7:1 8:1 9:1 10:1 11:1 12:1 13:1 14:1 15:1 SPMF

4.4.2.5.1 SPMF的最大值 SPMF字段的最大允许值与上电复位期间的CFG_CLKIN_DIV采样值和LBIUCM与DDRCM复位配置字字段值有关。表4-13定义了与这些值有关的SPMF的上限。

表4-13 SPMF的最大值 CFG_CLKIN_DIV 0 0 0 0 1 1 1 1 LBIUCM 0 0 1 1 0 0 1 1 DDRCM 0 1 0 1 0 1 0 1 最大SPMF值（十进制） 16 8 8 8 8 4 4 4

4.4.2.6 核PLL配置 COREPLL设置e300c1核时钟与设备内部的csb_clk之间的时钟比率。MPC8349E硬件规范 给出了COREPLL的编码。

4.4.2.7 PCI主机/代理配置 PCIHOST配置参数如表4-14所示，它将设备配置为按PCI主机设备或PCI代理设备进行操作。在主机模式中，启用PCI1和PCI2这两个接口，并且设备可以立即控制到PCI接口的事务。如果MPC8349E是一个PCI代理设备，则只启用PCI1接口（不能使用PCI2），不允许MPC8349E控制PCI事务，除非外部主机允许它这样做。外部主机通过适当地设置MPC8349E接口的控制寄存器实现这种控制。关于PCI编程模型的细节参见13.3节“内存映射/寄存器定义”。

表4-14 PCI主机/代理配置 复位配置字高端寄存器（RCWHR）位 0 字段名称 PCIHOST 值 （二进制） 0 1 注意

如果MPC8349E是一个PCI代理设备，且e300c1核未处于释抑（holdoff）状态（见4.4.2.11节“核禁止模式”中的说明），则不应将引导ROM放在PCI接口上，因为不允许MPC8349E控制对PCI总线的读。

4.4.2.8 64位PCI配置 64位PCI复位配置字的字段如表4-15所示，它将MPC8349E配置为具有64位的PCI接口。在该模式中，只启用PCI1接口。关于PCI编程模型的细节见13.3.3.6节“标准编程接口配置寄存器”。

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含义 MPC8349E作为PCI代理设备操作。只启用PCI1。 MPC8349E作为PCI主处理器操作（缺省）。启用PCI1和PCI2。

表4-15 64位PCI配置 复位配置字高端寄存器（RCWHR）位 1 字段名称 PCI64 值 （二进制） 0 1 含义 MPC8349E使用32位PCI接口。在主机模式，启用PCI1和PCI2。 MPC8349E使用32位PCI接口。只启用PCI1。

4.4.2.8.1 PCI64对设备引脚功能的影响 PCI64复位配置字字段的值还定义PCI2接口引脚的功能。表4-16定义了该选择。

表4-16 PCI64对设备引脚功能的影响

PCI64＝0时的引脚功能 /PCI2_RESET_OUT PCI2_AD[31:0] PCI2_C//BE[3:0] PCI2_PAR /PCI2_FRAME /PCI2_TRDY /PCI2_IRDY /PCI2_STOP /PCI2_DEVSEL /PCI2_SERR /PCI2_FERR /PCI2_REQ[0:2] /PCI2_GNT[0:2] GPIO2[0] PCI1[63:32] PCI2_C//BE[7:4] PCI1_PAR64 GPIO2[1] GPIO2[2] GPIO2[3] GPIO2[4] GPIO2[5] /PCI1_ACK64 /PCI1_REQ64 GPIO2[6:8] GPIO2[9:11] PCI64＝1时的引脚功能

4.4.2.9 PCI1仲裁器配置 PCI1仲裁器复位配置字的字段如表4-17所示，它启用片上PCI1仲裁器。

表4-17 PCI1仲裁器配置 复位配置字高端寄存器（RCWHR）位 2 字段名称 PCI1ARB 值 （二进制） 0 1 含义 禁用片上PCI1仲裁器。需要外部仲裁器。 启用片上PCI1仲裁器。

4.4.2.9.1 PCIARB对设备引脚功能的影响 PCIARB复位配置字字段的值还定义与CompactPCI信号复用的PCI1仲裁信号的功能。表4-18定义了该选择。

表4-18 PCIARB对设备引脚功能的影响

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PCIARB＝0时的引脚功能 CPCI1_HS_ES CPCI1_HS_LED CPCI1_HS_ENUM PCIARB＝1时的引脚功能 /PCI1_REQ[1] /PCI1_GNT[1] /PCI1_GNT[2]

4.4.2.10 PCI2仲裁器配置 PCI2仲裁器复位配置字的字段如表4-19所示，它启用片上PCI2仲裁器。

表4-19 PCI2仲裁器配置 复位配置字高端寄存器（RCWHR）位 3 字段名称 PCI2ARB 值 （二进制） 0 1 含义 禁用片上PCI2仲裁器。需要外部仲裁器。 启用片上PCI2仲裁器。

4.4.2.11 核禁止模式 核禁止模式复位配置字的字段如表4-20所示，它定义复位产生的e300c1核模式。如果COREDIS为高，则在外部主设备完成配置之前禁止核取引导代码。外部主设备通过清除仲裁器配置寄存器中的COREDIS位让核进行引导。仲裁器配置寄存器的说明见第六章“仲裁器核总线监控器”中的6.2.1节“仲裁器配置寄存器（ACR）”。

表4-20 核禁止模式配置 复位配置字高端寄存器（RCWHR）位 4 字段名称 COREDIS 值 （二进制） 0 1 含义 允许核引导，不需等待外部主设备的配置。 核引导压止（holdoff）模式。除非外部主设备配置，否则不允许核引导。

注意

只要允许引导定序器模仿设备（BOOTSEQ不为0b00），就必须置位该位，否则会产生不可预料的操作。

4.4.2.12 引导内存空间（BMS） BMS定义e300c1核MSR[IP]位的初始值，它规定了中断向量的位置（包括硬复位异常向量）。MPC8349E定义的缺省引导ROM内存空间为8M字节，地址范围为0x0000_0000到0x007F_FFFF或0xFF80_0000到0xFFFF_FFFF。在核复位后，如果允许核引导，核就开始从两个地址0x0000_0100或0xFFF0_0100中的一个地址处取得引导代码，并将异常引导到相应的物理地址0x000n_nnnn或0xFFFn_nnnn处。该位的设置规定中断向量的偏移是以0xFFF开头还是以0x000开头。在下面的介绍中，n_nnnn是异常向量的偏移。 引导内存空间复位配置字的字段如表4-21所示，它规定MPC8349E引导ROM的地址窗口和初始e300c1核引导地址。

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为了从本地总线EEPROM装入复位配置字，将PCI_SYNC_IN/PCI_CLK输入时钟除以32，以允许低频存贮器运行。图4-5和图4-6给出了EEPROM操作的时序。

图4-5 从本地总线装入复位配置字

图4-6 从本地总线装入复位配置字（续）

4.4.3.2 从I2C EEPROM装入 MPC8349E可以从I2C接口装入复位配置字（该设备有两个I2C接口，只能使用I2C＃1实现本目的）。如果根据复位输入信号将MPC8349E配置为从I2C接口装入复位配置字，它就按特殊模式使用I2C单元的引导定序器。在该模式中，其他设备还处于复位状态（/HRESET有效），但激活I2C引导定序器，从I2C串行EEPROM装入复位配置字。 注意，这不妨碍在复位[状态]完成之后使用I2C引导定序器按正常功能模式启动设备。唯一的限制是头两个EPROM的数据结构包含指定的复位信息。

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4.4.3.2.1 使用引导定序器复位配置 关于I2C接口和引导定序器的详细说明见17.4.5节“引导定序器模式”。

注意

当使用引导定序器模式时，必须使用扩展寻址类型的I2C串行EEPROM。 如果使用I2C接口装入复位配置字，I2C模块就寻址EEPROM并读出头两个数据结构（在读出前导码之后）。完毕后，将复位配置字锁存在设备中，I2C模块进入复位状态，直到/HRESET无效为止。在引导定序器活动期间，不应有其他的I2C通信。 /HRESET无效后，如果复位配置字高端中的BOOTSEQ字段设置为0b10，就可以用扩展I2C限制模式激活开始工作的引导定序器。

4.4.3.2.2 EEPROM调用地址 MPC8349E使用0b101_0000作为EEPROM的调用地址。被寻址的EEPROM必须包含复位配置信息，而且必须被设置为响应该地址。在复位配置模式中，引导定序器不访问其他的EEPROM。

4.4.3.2.3 复位配置模式中的EEPROM数据格式 I2C模块期望EEPROM中的数据使用特殊的数据格式。应在EEPROM的头三个字节中设置前导码，其值为0xAA55AA。在进一步处理之前，I2C模块校验该值，确保正确检测到该值。在前导码之后，应有两个符合特殊格式的复位配置字，如图4-7所示。 头三个字节包括属性和地址偏移。必须将两个复位配置字的地址分别设置为复位配置字低端寄存器（RCWLR）和复位配置字高端寄存器（RCWHR）的偏移（见4.6.1.1节“复位配置字低端寄存器（RCWLR）和复位配置字高端寄存器（RCWHR）”）。属性应如下设置：备用配置空间（ACS）应清除（0b0），字节允许应为全1，CONT（继续）应置位。 在头三个字节之后，四个字节的数据应包括期望的复位配置字的值。引导定序器假定EEPROM存储的是大端格式地址。 将IMMRBAR的值放在EEPROM地址的前面，以产生完整的内存映射寄存器地址。 当I2C模块运行在复位配置模式时，忽略循环冗余校验码，以及头两个复位配置字之后的所有寄存器。

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图4-7 复位配置字预装入命令的EEPROM数据格式

图4-8给出了一个EEPROM内容的例子，包括前导码、复位配置字和附加的初始化信息数据及CRC。在该例中，假定EEPROM包括复位配置字的附加信息。应在设备完成其复位流以后处于操作状态时装入这些附加信息。

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图4-8 EEPROM的内容

4.4.3.2.4 复位配置装入失败 不正确的EEPROM数据结构或I2C总线问题可能引起I2C引导定序器复位配置装入失败。如果由于前导码故障或检测到I2C总线错误而出现复位配置装入失败，设备就挂起并保持硬复位状态不变（/HRESET有效并禁止大多数I/O驱动器）。MPC8349E不让/HRESET无效并保持硬复位状态不变，直到重新开始PORESET流为止。如果是前导码故障，则引导定序器可以继续拉低I2C信号，直到出现上电复位为止。

4.4.3.3 缺省的复位配置字 如果将MPC8349E配置为不从本地总线或I2C EEPROM装入复位配置字，它还可以由复位配置输入信号（CFG_RESET_SOURCE[0:2]）选择用五个硬编码缺省选项中的一个进行初始化。在该模式中，将MPC8349E假定为PCI代理，因此其中的四种选项只是时钟模式不同。用表4-33给出的值

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内部驱动复位配置字。

注意

在该模式中，在完成复位序列的时候，还将MPC8349E配置为接受PCI配置周期（在PCI功能配置寄存器中，清除CFG_LOCK位）。此外，还将PCI 内向窗口属性寄存器的内向窗口大小（PIWARn[IWS]）设置位0b010011，定义1M字节（219+1）的内存窗口。参见13.3.3.24节“PCI功能配置寄存器”。

4.4.3.3.1 硬编码复位配置字低端 表4-32按照CFG_RESET_SOURCE[0:2]定义了硬编码复位配置字低端的字段值。

表4-32 硬编码复位配置字低端的字段值 位 0 名称 011 LBIUCM 0 CFG_RESET_SOURCE值 100 0 101 1 110 1 111 0 LBC控制器时钟:csb_clk 0 1:1 1 2:1 DDR控制器时钟:csb_clk 0 1:1 1 2:1 － csb_clk:PCI_CLK比率 SPMF:1 － 核时钟:csb_clk比率 － 含义 1 DDRCM 0 0 1 1 0 2－3 4－7 保留 SPMF 10 0100 10 1000 10 0100 10 0101 10 0100 8 9－15 保留 COREPLL 0 0100011 0 0100011 0 0100100 0 0100100 0 0000100 16－31 保留 0x0006 0x000C 0x0008 0x000A 0x0006 4.4.3.3.2 硬编码复位配置字高端 表4-33定义了硬编码复位配置字高端的字段值。注意，所有CFG_RESET_SOURCE[0:2]值的字段值都相同，它选择一个硬编码选项。

表4-33 硬编码复位配置字高端字段值

位 0 1 2 3 4 5 名称 PCIHOST PCI64 PCI1ARB PCI2ARB COREDIS BMS CFG_RESET_SOURCE[0:2]＝011－111 0 MPC8349：1；MPC8347/MPC8343：0 0 0 1 1 含义 PCI代理模式 64位PCI总线模式 使用外部仲裁器 － 禁用e300c1核（引导释抑） 引导内存空间为0xFF80_0000－25

29 BMRS 总线监控器复位状态。当检测到总线监控器超时事件时， BMRS置位，并一直保持置位，直到软件将其清除。写入1清除BMRS（写入0没有作用）。 0 未出现总线监控器复位事件 1 出现了总线监控器复位事件 软复位状态。当检测到外部或内部软复位事件时， SRS置位，并一直保持置位，直到软件将其清除。写入1清除SRS（写入0没有作用）。 0 未出现软复位事件 1 出现了软复位事件 硬复位状态。当检测到外部或内部硬复位事件时， HRS置位，并一直保持置位，直到软件将其清除。写入1清除HRS（写入0没有作用）。 0 未出现硬复位事件 1 出现了硬复位事件 30 SRS 31 HRS 注意

复位状态寄存器累计复位事件。例如，因为软件看门狗超时引起硬复位，然后又引起软复位，则在软件看门狗复位后，RSR[SWRS]、 RSR[SRS] 和RSR[HRS]都被置位。该寄存器仅在上电复位时返回它的复位值。

4.6.1.4 复位模式寄存器（RMR Reset Mode Register） 复位模式寄存器（RMR）如图4-11所示，用于只要e300c1核进入检查停止状态，就在MPC8349E上启用硬复位序列。

图4-11复位模式寄存器（RMR）

表4-38说明了RMR的位字段。

表4-38 RMR字段说明 位 0－30 0－31 － CSRE 名称 保留，应清除。 检查停止复位允许。由于某些异常情况，核可以进入检查停止模式。置位CSRE将芯片配置为只要核进入检查停止状态，就执行启用硬复位序。 0 当核进入检查停止状态时，不产生复位。 1 当核进入检查停止状态时，产生复位。 31

说明

4.6.1.5 复位保护寄存器（RPR Reset Protection Register） 复位保护寄存器如图4-12所示，用于防止由于写入复位控制寄存器（RCR）而引起的非故意软件复位。用户应写入值0x52535445（ASCII码为RSTE）启用它。启用指示出现在复位控制允许寄存器（RCER[CRE]）中。读取该寄存器始终返回全0。要禁止写入复位控制寄存器（RCR），用户应向RCER[CRE]写入1。

图4-12 复位保护寄存器（RPR）

表4-39定义了RPR的位字段。

表4-39 RPR位设置

位 0－31 名称 RCPW 说明 复位控制保护字。防止由于写入RCR而引起非故意软件复位。用户应写入值0x52535445（ASCII码为RSTE）启用它。启用指示出现在复位控制允许寄存器（RCER[CRE]）中。读取该寄存器始终返回全0。

4.6.1.6 复位控制寄存器（RCR Reset Control Register） RCR如图4-13所示，软件可以用它启动一个软或硬复位流。为允许写入该寄存器，用户必须将值0x5253_5445写入RPR。

图4-13复位控制寄存器（RCR）

表4-40定义了RCR的位字段。

表4-40 RCR位设置

位

名称 32

说明 0－29 30 － SWHR 保留，应清除。 软件硬复位。置位该位让MPC8349E开始一个硬复位流。在复位序列期间，该位返回到它的复位状态，所以读取该字段始终返回0。 软件软复位。置位该位让MPC8349E开始一个软复位流。在复位序列期间，该位返回到它的复位状态，所以读取该字段始终返回0。 31 SWSR

4.6.1.7 复位控制允许寄存器（RCER Reset Control Enable Register） RCER如图4-14所示，CRE字段指示用一个允许RCR的值访问RPR。

图4-14 复位控制允许寄存器（RCER）

表4-41定义了RCER的位字段。

表4-41 RCER位设置 位 0－30 31 － CRE 名称 保留，应清除。 控制寄存器允许。当置位时，指示用一个允许RCR的值访问了RPR。 向该位写入1禁止RCR并清除该位。写入0没有作用。 说明

4.6.2 时钟配置寄存器 时钟配置和状态寄存器如表4-42所示。

表4-42 时钟配置寄存器内存映射

地址 0x0_0A00 0x0_0A04 0x0_0A08 0x0_0A08－ 0x0_0AFC 用途 系统PLL模式寄存器（SPMR） 输出时钟控制寄存器（OCCR） 系统时钟控制寄存器（SCCR） 保留，应清除 R R/W R/W － 访问 节/页 4.6.2.1/4-40 4.6.2.2/4-35 4.6.2.3/4-35 －

4.6.2.1 系统PLL模式寄存器（SPMR System PLL Mode Register） SPMR如图4-15所示。该只读寄存器根据CFG_CLKIN_DIV复位配置输入信号和复位流期间装

33

入的复位配置字取得它的值。注意，仅在上电复位序列期间更新该寄存器，硬复位不更新该寄存器。硬复位序列之后，它保存的值可能不同于RCWLR中的那些值。

图4-15 系统PLL模式寄存器

表4-43定义了系统PLL模式寄存器的位字段。

表4-43 系统PLL模式寄存器的位设置

位 0 1 2－3 4－7 8 9－15 16－31 名称 LBIUCM DDRCM － SPMF CKID COREPLL － 含义 本地总线存贮器控制器时钟模式 DDR SDRAM存贮器控制器时钟模式 保留，应清除 系统PLL乘法因子 CLKIN分配因子。反映复位流期间CFG_CLKIN_DIV输入信号的值 核PLL配置 保留，应清除 说明 4.4.2.3节“本地总线控制器时钟模式” 4.4.2.4节“DDR SDRAM存贮器控制器时钟模式” － 4.4.2.5节“系统PLL配置” 4.4.1.2节“CLKIN分配” 4.4.2.6节“核PLL配置” －

4.6.2.2 输出时钟控制寄存器（OCCR Output Clock Control Register） OCCR如图4-16所示，它控制设备的输出时钟。按如下说明的那样写入该内存映射寄存器有可能控制某些输出时钟模式。

图4-16 输出时钟控制寄存器（OCCR）

表4-44定义了OCCR的位字段。

表4-44 OCCR的位设置

34

位 0 名称 PCICOE0 说明 PCI_CLK_OUT0允许。 0 PCI_CLK_OUT0信号无效。 1 PCI_CLK_OUT0信号有效。 PCI_CLK_OUT1允许。 0 PCI_CLK_OUT1信号无效。 1 PCI_CLK_OUT1信号有效。 PCI_CLK_OUT2允许。 0 PCI_CLK_OUT2信号无效。 1 PCI_CLK_OUT2信号有效。 PCI_CLK_OUT3允许。 0 PCI_CLK_OUT3信号无效。 1 PCI_CLK_OUT3信号有效。 PCI_CLK_OUT4允许。 0 PCI_CLK_OUT4信号无效。 1 PCI_CLK_OUT4信号有效。 PCI_CLK_OUT5允许。 0 PCI_CLK_OUT5信号无效。 1 PCI_CLK_OUT5信号有效。 PCI_CLK_OUT6允许。 0 PCI_CLK_OUT6信号无效。 1 PCI_CLK_OUT6信号有效。 PCI_CLK_OUT7允许。 0 PCI_CLK_OUT7信号无效。 1 PCI_CLK_OUT7信号有效。 PCI_CLK_OUTn时钟分配因子。选择PCI输出时钟是否具有与CLKIN相同或其一半的频率。 0 PCI_CLK_OUTn：CLKIN＝1：1。 1 PCI_CLK_OUTn：CLKIN＝1：2。 在上电复位流期间，如果CFG_CLKIN_DIV复位配置输入信号无效（0），则必须清除该位。 保留，应清除。 PCI1时钟速率。该位选择PCI1接口按CLKIN还是按CLKIN的一半运行。 0 PCI1接口按CLKIN运行。 1 PCI1接口按CLKIN的一半运行。 在上电复位流期间，如果CFG_CLKIN_DIV复位配置输入信号无效（0），则必须清除该位。 PCI2时钟速率。该位选择PCI2接口按CLKIN还是按CLKIN的一半运行。 0 PCI2接口按CLKIN运行。 1 PCI2接口按CLKIN的一半运行。 在上电复位流期间，如果CFG_CLKIN_DIV复位配置输入信号无效（0），则必须清除该位。 注意

1 PCICOE1 2 PCICOE2 3 PCICOE3 4 PCICOE4 5 PCICOE5 6 PCICOE6 7 PCICOE7 8 PCICDn 16－29 30 － PCI1CR 31 PCI2CR 35

用户有责任根据CLKIN频率、CFG_CLKIN_DIV复位配置输入信号值和系统要求为该寄存器的字段设置正确的值。如果不这样做，将导致不可预测的操作。

4.6.2.3 系统时钟控制寄存器（SCCR System Clock Control Register） 系统时钟控制寄存器（SCCR）如图4-17所示，它控制具有可配置时钟速率的设备单元。

图4-17 系统时钟控制寄存器（SCCR）

表4-45定义了SCCR的位字段。

表4-45 SCCR的位设置 位 0－1 名称 TSEC1CM 说明 TSEC1时钟模式。 00 TSEC1时钟禁止。 01 TSEC1时钟/csb_clk比率为1:1。 10 TSEC1时钟/csb_clk比率为1:2（csb_clk的频率比TSEC1高）。 11 TSEC1时钟/csb_clk比率为1:3（csb_clk的频率比TSEC1高）。 TSEC2和I2C时钟模式。 00 TSEC2和I2C时钟禁止。 01 TSEC2和I2C时钟/csb_clk比率为1:1。 10 TSEC2和I2C时钟/csb_clk比率为1:2（csb_clk的频率比TSEC2和I2C高）。 11 TSEC2和I2C时钟/csb_clk比率为1:3（csb_clk的频率比TSEC2和I2C高）。 保留，应清除。 加密核时钟模式。 00 加密核时钟禁止。 01 加密核时钟/csb_clk比率为1:1。 10 加密核时钟/csb_clk比率为1:2（csb_clk的频率比加密核高）。 11 加密核时钟/csb_clk比率为1:3（csb_clk的频率比加密核高）。 USB MPH时钟模式。 00 USB MPH时钟禁止。 01 USB MPH时钟/csb_clk比率为1:1。 10 USB MPH时钟/csb_clk比率为1:2（csb_clk的频率比USB MPH高）。 11 USB MPH时钟/csb_clk比率为1:3（csb_clk的频率比USB MPH高）。 36

2－3 TSEC2CM 4－5 6－7 － ENCCM 8－9 USBMPHCM

注意：USB MPH单元必须具有与USB DR相同的时钟比率，除非禁止它的时钟。 10－11 USBDRCM USB DR时钟模式。 00 USB DR时钟禁止。 01 USB DR时钟/csb_clk比率为1：1。 10 USB DR时钟/csb_clk比率为1：2（csb_clk的频率比USB DR高）。 11 USB DR时钟/csb_clk比率为1：（csb_clk的频率USB DR高）3。 注意：USB DR单元必须具有与USB MPH相同的时钟比率，除非禁止它的时钟。 保留，应清除。 PCI时钟模式。定义PCI复合体所有单元的时钟模式－PCI1、PCI2和DMA 0 PCI复合体时钟禁止。 1 PCI复合体时钟允许。 保留，应清除。 12－14 15 － PCICM 16－31 －

4.6.3 时钟控制DDR寄存器 可编程时钟控制DDR寄存器映射占用20个字节的内存映射空间。读取未定义的内存映射部分返回全0，写无效。 所有寄存器都为32位宽，位于32位地址边界。本章使用的所有地址都是距第二章“内存映射”定义的时钟控制DDR起始地址的偏移。

表4-46 时钟控制DDR寄存器地址映射

偏移 0x00－ox0F 0x10 0x14－0xFF 寄存器 保留，应清除 MCK允许寄存器（MCKEN） 保留，应清除 访问 R R/W － 复位值 0x0000_0000 0xFC00_0000 － － 4.6.3.1/4-44 － 节/页

4.6.3.1 MCK允许寄存器（MCKEN MCK Enable Register） MCK允许寄存器（MCKEN）如图4-18所示，它允许或禁止引脚时钟输出。

图4-18 MCK允许寄存器（MCKEN）

表4-47说明了MCKEN的字段。

表4-47 MCKEN字段说明

位

名称 37

说明 0 CE0 允许/禁止MCK[0] 引脚时钟输出。 0 禁止MCK[0]和/MCK[0]。 1 允许MCK[0]和/MCK[0]。 允许/禁止MCK[1] 引脚时钟输出。 0 禁止MCK[1]和/MCK[1]。 1 允许MCK[1]和/MCK[1]。 允许/禁止MCK[2] 引脚时钟输出。 0 禁止MCK[2]和/MCK[2]。 1 允许MCK[2]和/MCK[2]。 允许/禁止MCK[3] 引脚时钟输出。 0 禁止MCK[3]和/MCK[3]。 1 允许MCK[3]和/MCK[3]。 允许/禁止MCK[4] 引脚时钟输出。 0 禁止MCK[4]和/MCK[4]。 1 允许MCK[4]和/MCK[4]。 允许/禁止MCK[5] 引脚时钟输出。 0 禁止MCK[5]和/MCK[5]。 1 允许MCK[5]和/MCK[5]。 保留，应清除。 1 CE1 2 CE2 3 CE3 4 CE4 5 CE5 6－31 － 38

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