EDA技术实用教程期末复习材料选择题库

1. 将设计的系统或电路按照EDA开发软件要求的某种形式表

示出来。并送入计算机的过程称为( A )：

A:设计的输入B:设计的输出C:仿真D:综合

2. 一般把EDA 技术发展分为（B ）个阶段 。A:2 B:3 C:

4 D: 5

3. 大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD

结构与工作原理的描述中，正确的是__C ___。

A. CPLD即是现场可编程逻辑器件的英文简称； B. CPLD是基于查找表结构的可编程逻辑器件； C. 早期的CPLD是从GAL的结构扩展而来；

D. 在Altera公司生产的器件中，FLEX10K 系列属CPLD

C. 原理图输入设计方法一般是一种自底向上的设计方

法；

D. 原理图输入设计方法也可进行层次化设计。 8.在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，正确的是_ A__。

E. PROCESS为一无限循环语句；敏感信号发生更新时启

动进程，执行完成后，等待下一次进程启动。 F. 敏感信号参数表中，应列出进程中使用的所有输入信

号；

G. 进程由说明部分、结构体部分、和敏感信号参数表三

部分组成；

H. 当前进程中声明的变量也可用于其他进程。 9.嵌套使用IF语句，其综合结果可实现_____I_。

I. 带优先级且条件相与的逻辑电路； J. 条件相或的逻辑电路； K. 三态控制电路； L. 双向控制电路。

10.电子系统设计优化，主要考虑提高资源利用率减少功耗----即面积优化，以及提高运行速度----即速度优化；指出下列那种方法不属于速度优化：_A_________。

A. 资源共享

B. 流水线设计 C.寄存器配平

结构；

4. 综合是EDA设计流程的关键步骤，综合就是把抽象设计层

次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，__C是错误的。

a) 综合就是将电路的高级语言转化成低级的，可与

FPGA / CPLD的基本结构相映射的网表文件； b) 综合可理解为，将软件描述与给定的硬件结构用电路

网表文件表示的映射过程，并且这种映射关系不是唯一的；

c) 综合是纯软件的转换过程，与器件硬件结构无关； d) 为实现系统的速度、面积、性能的要求，需要对综合

加以约束，称为综合约束。

5. IP核在EDA技术和开发中具有十分重要的地位，IP分软

IP、固IP、硬IP；下列所描述的IP核中，对于硬IP的正确描述为____B______。

a) 提供用VHDL等硬件描述语言描述的功能块，但不涉

及实现该功能块的具体电路； b) 提供设计的最总产品----掩膜；

c) 以网表文件的形式提交用户，完成了综合的功能块； d) 都不是。

6. 基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL

文本输入→____B____→综合→适配→__________→编程下载→硬件测试。

①功能仿真 ②时序仿真 ③逻辑综合 ④配置 ⑤引

脚锁定

A．③①

B.①②

C.④⑤

D.④②

D. 关键路径法

11.在一个VHDL设计中idata是一个信号，数据类型为integer，下面哪个赋值语句是不正确的_____D__。

M. idata <= 16#20#; N. idata <= 32; O. idata <= 16#A#E1; P. idata <= B#1010#;

12.下列EDA软件中，哪一不具有时序仿真功能：___D____。

A. Max+Plus II B. Quartus II C. ModelSim D. Synplify

13.IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为___A____。

A .软IP B.固IP C.硬IP D.都不是 14.综合是EDA设计流程的关键步骤，在下面对综合的描述中，____D___是错误的。

A综合就是把抽象设计层次中的一种表示转化成另一种表示

7.下面对利用原理图输入设计方法进行数字电路系统设计，那一种说法是不正确的__B__。

A. 原理图输入设计方法直观便捷，但不适合完成较大规

模的电路系统设计；

B. 原理图输入设计方法无法对电路进行功能描述；

的过程；

B综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；

C为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；

D综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。

15.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是C____。 A FPGA是基于乘积项结构的可编程逻辑器件； B FPGA是全称为复杂可编程逻辑器件；

C 基于SRAM的FPGA器件，在每次上电后必须进行一次配置； D 在Altera公司生产的器件中，MAX7000系列属FPGA结构。

16.进程中的变量赋值语句，其变量更新是__A_____。 A立即完成； B按顺序完成； C在进程的最后完成； D都不对。

17.VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述____D_______。 A器件外部特性； B器件的综合约束；

C器件外部特性与内部功能； D器件的内部功能。

18.不完整的IF语句，其综合结果可实现_____A___。

A. 时序逻辑电路 C. 双向电路

B. 组合逻辑电路 D. 三态控制电路

20..列标识符中，____B_____是不合法的标识符。

A. State0 signall

21.关于VHDL中的数字，请找出以下数字中最大的一个：____A_____。

A 2#1111_1110# B 8#276# C 10#170# D 16#E#E1

22．下列EDA软件中，哪一个不具有逻辑综合功能：__B____。

A Max+Plus II B ModelSim C Quartus II D Synplify

23.下列那个流程是正确的基于EDA软件的FPGA / CPLD设

计流程：B

A. 原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试

B. 原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试

C. 原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试；

D. 原理图/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试

24.流水线设计是一种优化方式，下列哪一项对资源共享描述正确_。C

A. 面积优化方法，不会有速度优化效果 B. 速度优化方法，不会有面积优化效果 C. 面积优化方法，可能会有速度优化效果 D. 速度优化方法，可能会有面积优化效果

25.在VHDL语言中，下列对时钟边沿检测描述中，错误的是____D___。

A. if clk’event and clk = ‘1’ then B. if falling_edge(clk) then C. if clk’event and clk = ‘0’ then D.if clk’stable and not clk = ‘1’ then

26.状态机编码方式中，其中_____C____占用触发器较多，但其实现比较适合FPGA的应用 A. 状态位直接输出型编码

B. 9moon

C. Not_Ack_0

D.

19.子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化____B_____。

①流水线设计 ⑤寄存器配平 A. ①③⑤ C. ②⑤⑥

②资源共享 ③逻辑优化 ④串行化⑥关键路径法

B. ②③④ D. ①④⑥

B. 顺序编码 C. 一位热码编码 D. 以上都不是

27.下列是EDA技术应用时涉及的步骤：

A. 原理图/HDL文本输入; B. 适配; C. 时序仿真; D. 编程下载; E. 硬件测试; F. 综合

请选择合适的项构成基于EDA软件的FPGA / CPLD设计流程：

A → ___ _F____ → ____B____ → __C______ → ___D______ → E

28.PLD的可编程主要基于A. LUT结构 或者 B. 乘积项结构：

请指出下列两种可编程逻辑基于的可编程结构：

FPGA 基于 _____A_____ CPLD 基于 _____B______

29.在状态机的具体实现时，往往需要针对具体的器件类型来选择合适的状态机编码。

对于A. FPGA B. CPLD 两类器件：

一位热码 状态机编码方式 适合于 _____A____ 器件； 顺序编码 状态机编码方式 适合于 _____B____ 器件； 30.下列优化方法中那两种是速度优化方法：____B__________、D______

A. 资源共享 B. 流水线 C. 串行化 D. 关键路径优化

31.请指出Altera Acex系列中的EP1K30QC208这个器件是属于___A____

A. FPGA B. CPLD C. CPU D.GAL

32.FPGA的可编程是主要基于什么结构：_____A_____

A. 查找表（LUT） C. PAL可编程

B. ROM可编程 D. 与或阵列可编程

35.对于信号和变量的说法，哪一个是不正确的：___A______

A．信号用于作为进程中局部数据存储单元 B．变量的赋值是立即完成的

C．信号在整个结构体内的任何地方都能适用 D．变量和信号的赋值符号不一样

36.下列状态机的状态编码，____A_____方式有“输出速度快、难以有效控制非法状态出现”这个特点。

A．状态位直接输出型编码 B．一位热码编码 C．顺序编码 D．格雷编码

37.VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库：__D__

A．IEEE库 B．VITAL库 C．STD库 D．WORK工作库

38.下列语句中，不属于并行语句的是：__B_____

A．进程语句 B．CASE语句 C．元件例化语句 D．WHEN?ELSE?语句

39．QuartusII是 C

A:高级语言 B:硬件描述语言 C:EDA工具软件

D:综合软件

40. QuartusII工具软件具有( D )等功能。 A:编辑B:编译C:编程D:以上均可

41.使用QuartusII软件实现原理图设计输入，原理图文件扩展名是( D )。

A:vwf B:v C:vhd D:bdf

42.使用Quartus II输入的电路原理图文件必须通过( B )才能进行仿真验证。 A:编辑B:编译C:综合D:编程

43. Quartus II的设计文件不能直接保存在( B )。A:硬盘B:根目录C:文件夹D:工程目录

44.使用Quartus II工具软件实现VHDL文本设计输入，文件扩展名是( C )。

33.串行化设计是一种优化方式，下列哪一项对串行化设计描述正确：____C_____

A. 面积优化方法，同时有速度优化效果 B. 速度优化方法，不会有面积优化效果 C. 面积优化方法，不会有速度优化效果 D. 速度优化方法，可能会有面积优化效果

34.状态机编码方式中，哪种编码速度较快而且输出没有毛刺？_____C____

A. 一位热码编码

B. 格雷码编码 D. 都不是

C. 状态位直接输出型编码

A:vwf B:v C:vhd D:bdf 45.使用Quartus II工具软件实现波形仿真，仿真文件扩展名是A。A:vwf B:v C:vhd D:bdf

46.在Quartus II集成环境下为原理图文件产生一个元件符号的主要用途是（ D ）。

A:仿真B:编译C:综合D:被高层次电路设计调用 47.仿真是对电路设汁的—种( )检测方法。 A:直接的B:间接的C:同步的D:异步的 48.省略

49.. Quartus II的Verilog HDL文件的扩展名是( C )。A:．scf B:．gdf C:．vhl D:.v 50. 省略

51.QuartusII是（ C ）。A:高级语言B:硬件描述语言C:EDA工具软件D:综合软件

52. QuartusII工具软件具有（ D ）等功能。A:编辑B:编译C:编程D:以上均可

53.使用QuartusII工具软件实现原理图设计输入，应采用（ A）方式。A:图形编辑B:文本编辑C:符号编辑D:波形编辑 54.包括设计编译和检查，逻辑优化和综合，适配和分割，布局和布线，生成编程数据文件等操作的过程称为（ B ）。A:设计输入B:设计处理C:功能仿真D:时序仿真

55.设计输入完成之后，应立即对时间文件进行（B）。A:编辑B:编译C:功能仿真D:时序仿真

56.在设计处理过程中，可产生器件编程使用的数据文件，对于ＣＰＬＤ来说是产生（ A ）文件。A:熔丝图B:位流数据C:图形D:仿真

57.在设计处理过程中，可产生供器件编程使用的数据文件，对于FPGA 来说是生成（ B ）文件。A:熔丝图B:位流数据C:图形D:仿真

62.基于硬件描述语言HDL的数字系统设计目前最常用的设计法称为（ B ）设计法。A:自底向上B:自顶向下C:积木试D:顶层

63.在EDA 工具中，能将硬件描述语言转化为硬件电路的重要工具软件称为（ B ）。A:仿真器B:综合器C:适配器D:下载器

64.在EDA 工具中，能完成在目标系统器件上布局布线软件称为（ C ）。A:仿真器B:综合器C:适配器 D:下载器 65. 在设计处理过程中，可产生供器件编程使用的数据文件，对于FPGA 来说是生成（ B ）文件。A:熔丝图B:位流数据C:图形D:仿真

66.逻辑器件（ A ）属于非用户定制电路。A:逻辑门 B: GAL C: PROM D: PLA

67.可编程逻辑起家PLD属于（ C ）电路。A:非用户定制B:全用户定制C:半用户定制D:自动生成

68..不属于PLD基本结构部分的是 （ C ）。A:与门阵列B:或门阵列C:与非门阵列D:输入缓存

69.在下列可编程逻辑器件中，不属于高密度可编程逻辑器件HDPLD的是（ D ）。 A:EPLD B:CPLD C:FPGA D:PAL

70.在下列可编程逻辑器件中，不属于低密度可编程逻辑器件

LDPLD的是（ C ）。 A GAL B CPLD C PLA D PAL：

72.在PLD 没有出现前，数字系统的传统设计往往采用（ C ）式进行，实质是对电路进行设计。A:自底向上B:自顶向下C:积木:功能块

73.自顶向下设计过程中，描述器件总功能的模块一般称为

（ B ）。A:底层设计B:顶层设计C:完整设计D:全面设计

74.自顶向下设计过程中，描述器件一部分功能的模块一般称为（ A ）。A:底层设计B:顶层设计C:完整设计D:全面设

58..VHDL 是在（ B）年正式推出的。A:1983 B:1985 C:1987 计 D:1989

75.边界扫描测试技术主要解决（ C ）的测试问题。A:印59.Verilog HDL 是在（ A）年正式推出的。A:1983 B:1985 刷电路版B:数字系统C:芯片D:微处理器 C:1987 D:1989

60.在C语言的基础上演变而来的硬件描述语言是（ B）。 A VHDL B Verilog C AHD D CUPL

77．IEEE于1993尔公布了vHDL的( D )语法标准。

61.基于PLD芯片的设计称之为（ A ）设计。A:自底向上B:自顶向下C:积木式D:顶层

A:IEEE

STD

1076-1987

B:RS232

76ispLSI器件中的GLB是指（ B ）。A:全局布线区B:通用逻辑块C:输出布线区D:输出控制单元

C:IEEE.STD_LOGIC1164 D:IEEE STD 1076-1993

78．一个能为vHDL综合器接受，并能作为—个独立的设设计单元的完整的vHDL程序称为（ C ）。 A:设计输入B:设计输出C:设计实体D:设计结构

79．vHDL的设计文件可以被高层次的系统（ D ），成为系统的—部分。

A:输入 B:输出 C:仿真 D:调用

80在VHDL中用（ C ）来把特定的结构体关联一个确定的实体，为一个大型系统的设计提供管理和进行工程组织。 A:输入 B:输出 C:综合 D:配置

81.在VHDL标识符命名规则中，以（ A ）开头的标识符是正确的。

A:字母B:数字C:字母或数字D:下划线

82.在下列标识符中，（ C ）是VHDL合法的标识符 A:4h_add B:h_ _adde C:h_adder D:_h_adde

83.在VHDL中，（ D ）不能将信息带出对它定义的当前设计单元。

A:信号B:常量C:数据D:变量

84.在VHDL中，数组型（array）和记录型（record）属于（ B）数据。

A:标量型 B:复合类型 C:存取类型 D:文件类型

85.在VHDL中，乘“*”和除“/”算术运算的操作数据是（ C ）数据类型

A:整型B:实型C:整型和实型D:任意类型

86.VHDL中条件信号赋值语句WHEN_ELSE属于（ C ）语句。

A:并行兼顺序B:顺序C:并行D:不存在的

87.在VHDL中，为了使已声明的数据类型、子程序、元件能被其他设计实体调用或共享，可以把他们汇集在（ D ）中。 A:设计实体B:子程序C:结构体D:程序库

88.在一个VHDL设计中a是一个信号，数据类型为integer，数据范围0 to 127，下面哪个赋值语句是正确的____C__。

D. 以上不对

91.一个项目的输入输出端口是定义在____A___。 A. 实体中 B. 结构体中 C. 任何位置 D. 进程中 92.下面不属于顺序语句的是____C___。

A. IF语句 B. LOOP语句 C. PROCESS语句 D. CASE语句

93. STD_LOGIG_1164中定义的高阻态类型数据的字符是____D___。

A. X B. 1 C. z D. Z

94. VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述__D_____。 A.器件外部特性 B.器件的综合约束 C.器件外部特性与内部功能 D.器件的内部功能

95. 可以不必声明而直接引用的数据类型是____C___。 A. STD_LOGIC B. STD_LOGIC_VECTOR C. BIT D. ARRAY

96下列EDA软件中，哪一不具有逻辑综合功能：_____B___。

A.Max+Plus II B.ModelSim C.Quartus II D.Synplify

97.下列不属于VHDL基本程序结构是_______。

A．CONFIGURATION定义区 B．ARCHITECTURE定义区 C．USE定义区 D．ENTITY定义区 98.

99. STD_LOGIG_1164中定义的未初始化类型数据的字符是_______。A. X B. 1 C. z D. U

100. VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，实体描述___A____。 A.器件端口特性 B.器件的综合约束 C.器件外部特性与内部功能 D.器件的内部功能

101. 下列标识符中，_____B_____是不合法的标识符。 A. State0 B. 9moon C. Not_Ack_0 D. signal

A. a:=32 B. a<= 16#B0# C. a<= 16#7# D. a:= 2#1010#

89-.使用EDA工具的设计输入有多种方式，其中不属于图形输入方式的是下列哪项___D____。

A. 状态图 B. 原理图 C. 波形图 D. HDL文本输入

90. 进程中的变量赋值语句，其变量更新是___A____。 A. 立即完成 B. 按顺序完成 C. 在进程的最后完成

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