北斗二代B1频点卫星导航接收机-硬件板卡SNP8000硬件说明书

宇志通信 抗干扰型卫星导航接收机

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目 录

第一部分 硬件资源配置 .................................................................. 2 第二部分 各功能模块硬件连接关系 .............................................. 5

一、电源部分......................................................................................................... 8 二、DSP（TMS320C6713）部分 ........................................................................ 9 三、FPGA（EP4CE115F23I7N）部分 .............................................................. 20 四、USB2.0（CY7C68013）接口部分.............................................................. 20 五、时钟管理部分............................................................................................... 22 六、RTC实时时钟电路 ...................................................................................... 23 七、RS232电路(UART) ..................................................................................... 24 八、RS422电路 ................................................................................................... 25 九、四通道AD采样部分 ................................................................................... 26 十、本振频综部分............................................................................................... 27 十一、正交下变频部分....................................................................................... 30 十二、两级前端低噪放（LNA） ...................................................................... 31 十三、AGC控制电路（串行DA-AD5541） ................................................... 33

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第一部分 硬件资源配置

主要用途：

? 双通道抗干扰卫星导航接收机开发 ? 导航接收机双通道运动载体姿态测量 ? 双通道抗干扰型导航接收机算法研究 ? 双通道接收机多径测量和算法研究 ? 高动态卫星导航接收机算法研究和设计开发 ? 高灵敏度卫星导航接收机算法研究和设计开发 ? 高精度卫星导航接收机算法研究和设计开发 ? 多模卫星导航接收机算法研究和和设计开发

板上资源：

? 采用TI公司的高速浮点型处理器TMS320C6713B，主频300MHz，达

2400MIPS，具有强大的通信信号处理能力；

? 采用两片Altera公司的CycloneIV系列最大资源的FPGA芯片

EP4CE115F484I7N作为核心处理器，可满足目前绝大多数的卫星导航接收机/软件无线电中通信信号处理硬件编程和控制能力。CycloneIV 器件主要针对数字信号处理 (DSP) 和存储器较多的应用，它采用65 mm工艺，Cyclone IV

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E FPGA拓展了前一代Cyclone III FPGA的低功耗优势。最新一代器件降低了内核电压，与前一代产品相比，总功耗降低了25％，本设计采用的EP4CE115芯片集成有114,480 个LE单元，266个18×18乘法器，片上RAM达到3.9 Mb的容量；

? 板上集成四路AD 采样，AD 采用Analog Device 公司AD9265芯片，是一

款单芯片、16 位、80 MSPS模数转换器（ADC），采用1.8 V 模拟电源供电，ADC内核采用多级、差分流水线架构，并集成了输出纠错逻辑。它具有宽带宽、差分采样保持模拟输入放大器，支持用户可选的各种输入范围。集成基准电压源可简化设计。占空比稳定器可用来补偿ADC时钟占空比的波动，使转换器保持出色的性能。ADC输出数据格式为并行1.8 V CMOS或LVDS (DDR)。，模拟带宽最高可达650MHz，可做射频直接带通采样。 ? 双通道模拟正交下变频芯片AD8347，频率覆盖800 MHz到2.7 GHz，实现射

频信号混频至中频频段。

? 双路本振芯片SI4133，独立输出本振信号供给两路下变频通道。

? 双路独立两级前端低噪放TQP3M9036（兼容SPF5122Z）级联，提供30dBm

级联增益。

? 板上提供高精度RTC实时时钟模块，在-40°C to +85°C温度范围内提供±

3.5PPM 精度。

? 板上具有USB2.0高速传输接口功能，接口芯片为Cypress的CY7C68013-56，

支持480Mbits高速数据传输；

? 板上采用10M 1PPM温补晶振，准正弦输出。

? 1片×16Mb 16位总线FLASH芯片，用于存储DSP运行代码和大量用户非易

失性数据；

? 1片×128Mb 32位总线SDRAM，扩展DSP外部存储器资源； ? 4个用户指示灯；

接口类型：

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? 2 个FPGA AS 接口； ? 2 个FPGA JTAG 接口； ? 1 个DSP JTAG 接口； ? 2 个RS232 串行口； ? 1 个差分422串行口；

? 1 个USB2.0 接口，接口芯片为Cypress 的CY7C68013，支持480Mbits 高

速传输； ? 4个扩展IO 口；

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第二部分 各功能模块硬件连接关系

硬件连接结构如下图所示

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插座相连。

图4.1

USB接口通常采用同步读写方式进行数据传输，图4.2分别是其从FIFO模

式异步读写时序

图4.2(1)从FIFO同步读

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图4.2(2)从FIFO同步写

此外，详细的开发文档参考CY7C68013的数据手册及FX2 TechRefManual资料。

五、时钟管理部分

时钟管理部分电路如图5.1

图5.1

U32为-20oC~+70oC稳定度1ppm的10MHz准正弦输出温补晶振，输出幅度在500mVpp左右，通过U31（AD8012）的整形和放大之后生成两路10MHz驱动时钟：

1） 一路生成SYN_CLKREF_IN，供给两路射频频综芯片SI4133，做为时钟参考输入；

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2） 另一路驱动时钟芯片FIN1027，产生两路差分时钟：

? 差分时钟DIFFCLK_P_A,DIFFCLK_N_A，供给P2-FPGA（抗干扰端），做为

全局时钟输入；

? 差分时钟DIFFCLK_P_B,DIFFCLK_N_B，供给P1-FPGA（接收机端），做为

全局时钟输入；

关于时钟驱动部分，需要额外补充的是：

? AD采样时钟，通过P2-FPGA（抗干扰端）的IO输出供给，可通过FPGA的内

部锁相环进行频率配置之后输出；

? DSP的主时钟输入通过P2-FPGA（抗干扰端）的IO输出供给，可通过FPGA

的内部锁相环进行频率配置之后输出；

? P1-FPGA（接收机端）做为接收机开发来讲，建议内部工作主时钟可以通过

DSP输出的TECLKOUT供给，这样FPGA与DSP的EMIF总线接口时钟和接收机工作主时钟可以统一在一起。

六、RTC实时时钟电路

RTC实时时钟电路如图6.1所示

图6.1

DS3234是一款超高精度实时时钟(RTC)，带有SPI总线控制接口，是Maxim的首款高精度、SPI接口RTC。

DS3234将高度稳定的TCXO与RTC组合在一起，提供256字节用户配置

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SRAM、数字温度传感器和集成晶体，可有效节省系统成本。无需用户校准即可在整个工业级温度范围(-40°C至+85°C)内达到优于±1.8分钟/年(< ±3.5ppm)的精度；0°C至+40°C范围内，精度优于±1分钟/年(< ±2.0ppm)。

DS3234针对低功耗应用设计，支持+2.2V至+5.5V电源电压范围，需要时可自动切换到备用电源，例如，电压较低的电池。通过SPI控制接口读取时间、温度和存储器数据。用户只需提供一个3V备份电源，以便在系统电源停止供电时保持计时功能，主处理器通过SPI接口读取时间、温度和/或其它存储器数据。 DS3234的典型应用包括：信息终端、GPS、电表、舰队管理、服务器、安全/门禁控制、计时付费系统、POS终端及ATM等。 关键特性

◆ 精度可达±1.8分钟/年(-40°C至+85°C)

◆ 实时时钟提供秒、分钟、小时、日期、星期、月、年信息，并带有闰年补偿，有效期至2100年 ◆ 精度为±3°C的数字温度传感器 ◆ 256字节用户配置SRAM ◆ 备份电池电流< 3μA ◆ SPI串行接口 ◆ 可编程方波输出信号 ◆ 振荡器停止标志

◆ 电源失效检测与自动切换电路 ◆ 可提供每天两次定时闹钟

DS3234主要用在卫星导航接收机和信息终端等设备中，设计中通过FPGA

的IO口来实现DS3234的SPI接口访问。

七、RS232电路(UART)

RS232电路如图7.1所示

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图7.1

LVTTL到RS232电平转换采用ADM3202EARW芯片，LVTTL端与FPGA 的

IO相连，RS232电平端可直接与计算的串口线相连进行通讯。

八、RS422电路

RS422电路如图8.1所示

图8.1

LVTTL到差分RS422电平转换采用MAX3488芯片，LVTTL端与FPGA 的

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IO相连，RS422差分电平端输入/输出两根差分电平信号供对外接口。

九、四通道AD采样部分

板上AD 采用Analog Device 公司AD9265芯片，是一款单芯片、16 位、80 MSPS模数转换器（ADC），采用1.8 V 模拟电源供电，ADC内核采用多级、差分流水线架构，并集成了输出纠错逻辑。ADC输出数据格式为并行1.8 V CMOS或LVDS (DDR)，模拟带宽最高可达650MHz，可做射频直接带通采样。采用差分驱动时，AD9265能够实现最佳性能，如图9.1所示

图9.1

如图所示，模拟中频信号（具有+1.0V共模电压）经33欧限流电阻后输入AD差分采样端， AD9265输入时钟为差分输入，通过U17（FIN1027）获得。

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十、本振频综部分

本设计中采用SI4133做为射频本振频综芯片，Si4133数字锁相式频率合成器芯片的基本模块框图如图10.1所示。它包含3路PLL(锁相环路)。每路PLL由PD(相位检测器)、LF(环路滤波器)、VCO和可编程分频器构成。

图10.1

下面以1路PLL为例，简要介绍该芯片工作原理。参考频率fin从XIN脚输入，通过放大器、R分频器后，得到频率fin／R，同时，这路VCO的输出频率fout经过一个N分频器后，得到频率fout／N，2个频率输入到PD进行相位比较，产生误差控制电压，该误差电压经过LF可得一误差信号的直流分量作为VCO的输入，用于调整VCO的输出信号频率，使VCO分频后的信号频率fout／N向fin／R近于相等，直至最后两者频率相等而相位同步实现锁定。环路锁定时，PD的输人频差为0，即fin／R=fout／N，fout=Nfin／R，可以通过改变输出信号的分频系数N和参考信号的分频系数R来改变输出信号的频率。

该芯片3路PLL的VCO的中心频率由外部电感决定，PLL可在VCO中心频率±5％范围内调节输出频率。

三路PLL中两路用来进行射频输出，这两路射频PLL是时分复用的，即在一个给定时间内只有一路PLL起作用。每路射频PLL工作时，其射频输出频率可在VCO的中心频率内调节，所以通过给相应的N分频器进行简单编程就可达

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到对射频输出进行控制，从而工作在两个独立的频段。两个射频VCO中心频率最优化设置分别在947 MHz和1.72 GHz之间以及在789 MHz和1.429 GHz之间。 三路PLL中另一路用来进行中频频率合成，该电路的VCO的中心频率可通过接在IFLA和IFLB引脚的外部电感来调整。PLL中频输出频率可在VCO中心频率的±5％内调节。电感数值不精确可通过Si4133的自动调节算法进行补偿。中频VCO的中心频率可以在526 MHz和952 MHz之间调节。如果需要，可以通过分频降低IF的输出频率。

以Si4133为核心的频率合成器电路原理如图10.2所示

图10.2

设计中采用10 MHz 1PPM温补晶振做为基准频率源，射频输出通过LC串联匹配网络匹配到负载。射频1通道的外部电感的范围是0～4.6nH，射频2通道的外部电感的范围是0.3 nH～6.2 nH。

VCO中心频率决定于与各自VCO相连的外部电感值，考虑到外部电感值有±10％的偏差，Si4133可通过自调节算法补偿电感的误差。因为电感值为nH数

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量级，在确定电感值时须考虑封装问题。每个VCO的总电感Ltot是外部电感Lext与封装电感Lpkg之和，与总电感并联一个标称电容，如图10.3所示。

图10.3

中心频率计算公式为：

Si4133有16个22位的数据寄存器，寄存器0～寄存器8可编程，它们是：主设置寄存器、鉴相器增益寄存器、掉电寄存器、射频1和射频2的N分频器寄存器、中频的N分频器寄存器、射频1和射频2的R分频器寄存器、中频的R分频器寄存器。寄存器9～寄存器15为保留不写。每个寄存器22位串行字包括18位数据码和4位地址码，通过串行通信写寄存器，可以设置RF、IF频率以及参考频率的分频系数，以得到最后需要的RF和IF频率；同时，也可以控制PD的增益(又称鉴相灵敏度)。通过设置PWDN引脚电平以及内部相关寄存器，可以分别设置RF和IF的低功耗工作模式、选择需要工作的电路。AUXOUT引脚可输出频率失锁信号，VCO的增益和LF的增益是不可编程设置的。

在进行PLL频率合成器设计时要考虑使相位噪声达到电路指标，消除相位噪声带来的影响。一般，环路的带内相位噪声由鉴相器、分频器和晶振的噪声决定，而带外相位噪声主要由VCO决定。对于晶振参考源、M分频器、鉴相器、N分频器的相位噪声，其传递函数为低通形式，而对VCO而言，其相位噪声的传递

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函数为高通形式。所以，总的输出相位噪声就是噪声源相位噪声与它们各自的传递函数乘积的叠加，另外，需要考虑环路带宽对环路带内噪声的影响很大，若环路带宽过窄，VCO的带内噪声将不可忽略。但如果选得过宽，就会引起带外噪声的恶化。

十一、正交下变频部分

正交下变频选用AD8347做为主模块，AD8347是一款单芯片、宽带 2.7 GHz 正交解调器，其基本模块框图如图11.1所示

图11.1

AD8347具有69.5dB 的dB AGC调节范围，放大调节分别插在 RF 输入与混频之后基带输出部分。65 dB 的线性 dB 增益控制、50 MHz 解调带宽以及出色的相位与振幅平衡，使得 AD8347非常适合点到点和点到多点宽带无线应用中的直接变频无线电。

AD8347设计原理图所图11.2所示

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图11.2

图11.2为AD8347的典型电路连接图，两路信号分别经RFIP 和 LOIN引脚输出，经内部正交混频后，输出正交中频差分信号IOPP、IOPN和QOPP、QOPN供给AD采样差分输入端。值的注意的是中频输出级中间插入了一级四阶Elliptic低通滤波器，并通过改变LC的参数可以实现滤波器带宽等参数的重新设置。

十二、两级前端低噪放（LNA）

两级前端低噪放选择SPF5122Z(兼容TQP3M9036)芯片，设计原理图所图12.1所示

图12.1

SPF5122Z是一款MMIC增益放大器，频率覆盖50MHz到4GHz范围，噪声系数低，并且输出1dB压缩点可达＋20dBm，非常适合于抗干扰类型接收机前端

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LNA场合使用。

SPF5122Z性能指标如图12.2所示

图12.2

在各级LNA输出后接入一级射频带通滤波器（声表滤波器SAW），选择TAI-SAW的TA1584A，TA1584A的性能指标如图12.3所示

图12.3

实际测试中每级LNA达到16dB的增益，2级LNA级联增益32dB左右，实际通道中计入两级SAW插损，末级PI型匹配网络衰减，线路和接头插损等，共计约7dB的损耗，实际两级低噪放级联获得25dB的增益。

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十三、AGC控制电路（串行DA-AD5541）

接收机射频前端AGC功能通过P2-FPGA（抗干扰端）控制串行DA-AD5541

的输出电压幅度来调节AD8347的AGC输入端，达到FPGA调节AGC的目的。

串行DA-AD5541电路如下图13.1所示

图13.1

输入为SPI接口串行总线输入，输出AGC_CTRL电压控制AD8347的VGAIN引脚，其中输入串行时序满足图13.2要求

图13.2

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本文来源：https://www.bwwdw.com/article/hx06.html