1.1 NPMOS管的版图设计

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第1章 N/P MOS晶体管的版图设计

教学导航 ................................................................................................................................. 13 情境1 N/P MOS晶体管的版图设计 .................................................................................... 13 1.1 项目创建 .......................................................................................................................... 13

1.1.1 软件环境设置 ....................................................................... 错误！未定义书签。 1.1.2 工艺文件导入 ....................................................................................................... 25 1.1.3 版图图层定义 ....................................................................... 错误！未定义书签。 1.2 版图层次 .......................................................................................... 错误！未定义书签。

1.2.1 三极管工艺流程和版图的对应关系 ................................... 错误！未定义书签。 1.2.2 CMOS集成电路工艺流程和版图的对应关系 .................................................... 25 1.3设计规则 ........................................................................................... 错误！未定义书签。

1.3.1 设计规则的由来 ................................................................... 错误！未定义书签。 1.3.2 设计规则的理解 ................................................................... 错误！未定义书签。 1.3.3 设计规则的实例 ................................................................... 错误！未定义书签。 1.4电路图绘制 ....................................................................................... 错误！未定义书签。 1.5版图绘制 ........................................................................................... 错误！未定义书签。 1.6版图验证 ........................................................................................... 错误！未定义书签。

1.6.1 概述 ....................................................................................... 错误！未定义书签。 1.6.2 设计规则检查 ....................................................................... 错误！未定义书签。 1.6.3 版图与电路图一致性检查 ................................................... 错误！未定义书签。 重点回顾 ................................................................................................. 错误！未定义书签。

【学习目标】

（1） 设置Cadence软件环境；

（2） 初步理解版图的层次与集成电路工艺流程的对应关系； （3） 初步理解设计规则，并能在实际的版图设计应用； （4） Cadence Virtuoso Schematic Editor基本操作； （5） Cadence Virtuoso XL Layout Editor基本操作； （6） 进行DRC物理验证。 【重点难点】

（1） 版图的层次与集成电路工艺流程的对应关系； （2） 设计规则的理解； （3） N/PMOS晶体管版图绘制； （4） DRC物理验证流程。

【参考学时】 6学时

情境1 N/PMOS晶体管版图设计

1. 任务目的

通过设计一个N/PMOS晶体管版图，了解Cadence软件环境设置、设计规则、Cadence Virtuoso Schematic Editor和Cadence Virtuoso XL Layout Editor基本操作和DRC流程；

2. 任务要求

完成Cadence设计软件环境设置后，将给定N/PMOS晶体管的电路图通过Cadence Virtuoso Schematic Editor绘制出来，并通过Cadence Virtuoso XL Layout Editor绘制N/PMOS晶体管版图，并通过DRC验证。

3. 电路图

N/PMOS晶体管电路图如图1.1所示，其中NMOS晶体管的栅长为1μm，

栅宽为3μm，PMOS晶体管的栅长为1μm，栅宽为6μm。

NMOS电路图 PMOS电路图

图1.1 N/PMOS晶体管电路图

小知识

（1）N/PMOS晶体管的电路符号的记忆方法：

MOS晶体管的电路符号类似于三极管，其中gate相当于base，source相当于emitter，drain相当于collector，表征了MOS晶体管和三极管在本质上是相似的。该电路符号为常用的电路符号。

（2）N/PMOS晶体管的另一种常用电路符号： 这种电路符号用于背栅接于已知电位的情况。

4. 软件环境设置

完成Cadence设计软件环境设置后，将给定N/PMOS晶体管的电路图通过Cadence Virtuoso Schematic Editor绘制出来，并通过Cadence Virtuoso XL Layout Editor绘制N/PMOS晶体管版图，并通过DRC验证。

5. 电路图绘制 6. 版图绘制

以PMOS晶体管版图为例，除了制定的尺寸外其他的都是以最小尺寸来绘

制，在具体的电路中，尺寸是确定的。

（1）. 有源区（active/TO层）

根据管子的尺寸定义PMOS晶体管的active的宽度为6um

（2）. 栅端(gate/GT层)

根据管子的尺寸定义PMOS晶体管的gate的宽度是1um： 此处要注意设计规则：

GT overhang out of TO >=0.55 um;

Poly1 gate to related diffusion edge >= 0.5 um.

（3）. 源漏的制备

在有源区的地方进行自对准注入SP，形成PMOS的源和漏 此处需要注意的设计规则： P+ implant enclose Active >=0.5 um

（4）. 接触孔（W1）

一般都是以最小尺寸来进行绘制孔，在有限的范围内，尽可能打多 一些孔：

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