基于DDS+PLL的中高速跳频电台频率合成器设计(定稿)

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摘要

频率合成器是现代电子系统的重要组成部分，是决定电子系统性能的关键设备之一。随着现代通信技术的发展，系统对频率合成器提出了越来越多的要求。低相位噪声、高频谱纯度、高捷变速率和高频率分辨率的频率合成器已经成为频率合成技术发展的主要趋势。

为了实现高性能频率合成器的研制，分析频率合成的基本原理，综合DDS和PLL两者的优点，结合系统的技术指标要求，确定DDS激励PLL的实现方案。

本设计的第一部分，详细介绍了锁相环频率合成器和直接数字频率合成器基本结构、工作原理及理想频谱，总结了频率合成的噪声来源，包括PLL环路中器件因素和DDS中的相位截断、幅度量化、DAC转换误差等。

本设计的第二部分，对DDS混合P LL的多种频率合成方法，进行了性能分析。DDS有输出步进小而相噪性能好的优点，但同时又有杂散较多的缺点，而PLL对杂散的抑制性能良好，研究发现将DDS和PLL两种频率合成技术结合起来是一种较为合理的高性能频率器合成方案。本部分从DDS激励PLL的频率合成方法入手，详细地论述了其具体实现过程。

最后，针对频率合成器性能的要求，对相位噪声的抑制和杂散性能的优化进行了深入的分析，提出了在实践中降低系统相噪和杂散的可行性方法。还提出了设计的改进建议及方案，为DDS+PLL频率合成技术的应用和发展提供了技术参考。

关键词：频率合成；PLL+DDS；锁相环；直接数字频率合成；相位噪声

I

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Abstract

Frequency synthesizer is one of the most important parts in modern communication and electronic system. With the development of modern communication tech niques, frequency synthesizer is required to have higher performance such as wide band, fast frequency switching speed, low phase noise, pure output spectrum, high resolution etc.

In order to implement frequency s ynthesizer with high performance, the basic implementing theory of frequency s ynthesizing is studying. Considering the advantages of the combination of DDS and PLL and the required parameters of frequency s ynthesizer implemented, we adopt the scheme in which DDS is employed to drive PLL.

First, we introduce the structure , basic principle of phase locked loop and frequency spectrum of direct digital frequency s ynthesizer, especiall y anal yze some sources of spurious signals in DDS and phase noise in PLL. In the light of their properties, we anal yze the influences generated by the phase truncation and amplitude quantization o f sinusoid and by the transform error of DAC , also provide their distribution pattern in the output spectrum.

Then we discuss in detail how to select PLL frequency s ynthesis design scheme , and emphasize the anal ysis of the generation of phase noise and spur in the scheme .Give the design methods of common active filters of DDS hybrid PLL frequency synthesizers. Put forward frequency s ynthesis method and also a revolution in the fr equency s ynthesis techniques.

Finall y ,we make a circuit adopting the method of DDS hybrid PLL. combined with the excellent character of narrow-band tracing filter of PLL. Give some qualitative conclusions on spurious suppression and phase noise debasing. Offer some technical references to application and development on frequency s ynthesis techniques.

Key words：frequency synthesizer;DDS h ybrid PLL;phase locked loop;direct digital frequency synthesis;phase noise

II

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目录

绪论 (1)

第1章频率合成概述 (2)

1.1 频率合成概念 (2)

1.2 频率合成主要技术指标 (2)

1.3 频率合成技术的发展 (3)

第2章PLL频率合成技术性能研究 (5)

2.1PLL频率合成的原理与组成 (5)

2.1.1 P LL频率合成的原理 (5)

2.1.2 P LL频率合成的组成 (5)

2.1.3 P LL数学模型 (9)

2.2 PLL的相位噪声特性分析 (10)

2.2.1 概述 (10)

2.2.2 PLL环路噪声抑制特性 (11)

2.2.3 PLL相位噪声的来源 (13)

2.2.4 PLL最佳环路带宽设计 (15)

2.3 PLL的杂散特性分析 (15)

第3章DDS频率合成技术性能研究 (17)

3.1 DDS频率合成的原理与结构 (17)

3.1.1 DDS的原理 (17)

3.1.2 DDS的结构 (19)

3.1.3 DDS的工作特点 (20)

3.2 DDS的理想输出频谱 (21)

3.3 DDS的杂散特性分析 (22)

3.3.1 相位截断产生的杂散 (22)

3.3.2 幅度量化产生的杂散 (23)

3.3.3 DAC转换误差带来的杂散 (24)

3.3.4其他噪声源带来的杂散 (25)

3.4 DDS的相位噪声特性分析 (26)

第4章DDS+PLL频率合成系统设计 (28)

4.1 系统指标要求 (28)

4.2 DDS+PLL频率合成原理 (28)

4.2.1 DDS激励PLL频率合成系统 (28)

III

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4.2.2 DDS混频PLL频率合成系统 (29)

4.3 DDS+PLL频率合成系统的确定 (30)

4.4 系统主要器件的性能及参数设置 (32)

4.4.1 DDS芯片性能及参数设置 (32)

4.4.2 PLL芯片性能及参数设置 (35)

4.4.3压控振荡器的性能 (37)

第5章DDS+PLL系统方案的具体实施 (39)

5.1 单片机控制系统的设计 (39)

5.1.1 AT89C系列单片机原理 (39)

5.1.2单片机控制的运用 (39)

5.2 DDS+P LL系统杂散抑制方法 (41)

5.3 DDS+P LL系统相位噪声降低方法 (42)

5.3.1 DDS输出低通滤波器参数的设计 (42)

5.3.2 环路滤波器参数的设计 (43)

5.3.3 电源滤波及屏蔽 (46)

5.4 设计中遇到的实际问题及解决方法 (47)

5.4.1 在DDS设计中遇到的问题 (47)

5.4.2 电路板的设计 (48)

5.5 设计的改进建议及方案 (50)

5.5.1 采用DDS内插PLL的改进方案 (50)

5.5.2 采用其它DDS器件的设计方案 (51)

结束语 (53)

参考文献 (54)

外文原文 (54)

中文翻译 (60)

致谢 (69)

附录 (70)

附录1：元器件清单 (70)

附录2：程序 (71)

IV

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绪论

随着现代电子系统的高速发展，对频率源的精确度和稳定度要求越来越高。我们知道，原子频标等频标源要做到高准确度、高稳定度，其价格是比较高的，而且石英晶体在世界上是比较稀有的原料。这些频标源，不但造价昂贵，而且它们基本上都只能输出单一频率。而在科学研究和生产实践中，往往要求获得大量的高稳定度的频率。如果大量的高稳定度的频率都用原子频标或石英晶体振荡器来获得，不但造价十分惊人，而且体积也将是十分庞大。在实践中，人们利用频率合成技术，从一个或几个标准频率出发，可以合成出大量的频率，而且合成出来的频率其精确度和稳定度都几乎和基准频率完全一样。这就是频率合成技术引起人们重视的一个重要原因。

直接数字频率合成技术（DDS）是近二十年来新兴的一种频率合成技术[3]，它具有分辨率高、切换速度快、相位连续等一系列优点。由于DDS技术具有众多优点，使得它在通信领域如数字调制、移动通信、扩频通信等方面得到了广泛使用。杂散幅度较高一直是限制DDS发展及应用的主要因素。目前，DDS降低杂散的设计方法主要可分为两类，一类是优化波形存储表；另一类方法通过修正DDS结构，来降低输出信号的杂散分量。本设计对DDS的频谱和杂散性能进行了全面深入的分析，对影响杂散性能的主要因素如相位截断、幅度量化和DAC转换误差等进行了理论推导。由于DDS输出频率不高，因此一般都使用DDS与锁相环（PLL）相结合的方法实现高频段的频率合成。锁相式频率合成是指通过相位和频率反馈以及鉴相，使系统输出信号具有与输入信号相同的频率和固定的相位差。锁相技术[4]这一概念早在20世纪50年代就己提出，随着半导体技术的飞速发展，锁相环路得到了越来越广泛的应用，并己成为一门比较系统的理论科学，锁相技术在频率合成中也得到了普遍的应用。DDS存在输出频率低、杂散较多的缺点，而PLL可对DDS信号实现倍频和跟踪滤波。用PLL环路将DDS输出信号倍频至所需高频频段，用滤波器滤除DDS输出信号的杂散干扰，从而使DDS+PLL系统输出信号兼具DDS和PLL的优点，既能保证高的输出频率和良好的相噪特性，又能满足一定的杂散指标，实现高的频率分辨率和高的输出频率。

本设计采用DDS激励PLL的方案，实现中高速跳频电台频率合成器所需的频率输出。

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第1章 频率合成概述

1.1频率合成概念

频率合成指从一个或多个高稳定和高精度的参考频率，经过各种技术处理，生成大量离散的频率输出。随着频率合成技术的发展，这里的处理方法，可以是传统的硬件实现频率的加、减、乘、除基本运算，可以是锁相技术，也可以是各种数字技术和计算技术;这里的参考频率可由高稳定的参考振荡器（一般为晶体振荡器）产生。频率合成所产生的一系列离散频率输出与参考振荡器频率有严格的比例关系，且具有同样的准确度和稳定度。随着电子技术的发展，频率合成技术在诸如雷达、通信、等无线电领域都得到了广泛的应用。

1.2频率合成主要技术指标

频率合成器的使用场合不同，对它的指标要求也不相同。大体上，频率合成技术有如下几项主要技术指标：输出频率范围、频率间隔、频率稳定度、频谱纯度和频率转换时间等。

1、输出频率范围

输出频率范围是指频率合成器输出的最低频

率

与最高频

率二之间的变化范围，亦可用频率覆盖系

数

表示。

2、频率间隔

数字频率合成器的输出频率不是连续的，是一个频率点一个频率点合成出来的，把相临两个频率点步进叫最小频率间隔，亦称频率分辨率，把起始频率到终止频率叫最大频率间隔，目前用DDS 技术产生的信号频率分辨率能达到μHz 量级。

3、频率稳定度

频率稳定度是指在规定的时间间隔内，合成频率偏离规定值的数值。分为长期稳定度、短期稳定度和瞬间稳定度三种。其中瞬间频率稳定度是指在秒或毫秒时间间隔内的频率变化，当用频域来描述瞬间稳定度时，它表现为频率合成器的频谱不纯。

4、频谱纯度

频谱纯度是指频率合成信号输出频谱偏离纯正弦波谱多少的一个量

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度。显然，信号的频谱纯度和频率稳定度分别是从不同的域，即频域和时域来描述同一事物的。影响频率合成信号频谱纯度的因素有很多，最主要的因素有两个：一是相位噪声，二是杂散干扰。

频率合成器的相位噪声是指各种随机噪声所造成的瞬时频率或相位起伏。相位噪声可以用频域法或时域法来表征，频域法是用相对频率（或相位）起伏的单边频率谱密度表示，偏离某频率1Hz带宽内噪声功率谱密度，用分贝表示为—dBc/Hz。

在频率合成过程中产生的不需要的频率分量，又没有被充分地抑制掉，这些不需要的频率分量被称为杂散干扰。杂散也是频率合成器的一项重要技术指标，在频率合成技术中，要求杂散越小越好。

5、频率转换时间

也就是跳频速度，从得到跳频指令开始到频率转换完为止，这段时间叫频率转换时间。这里的频率转换完成，一般用相位差定义，把新建立起来的频率相位比基准频率相位差0.1rad时的时间称之为跳频时间。显然，频率转换时间越短越好。

以上几项技术指标是频率合成技术中重要的指标，它们的好坏直接决定了频率合成器性能的好坏。

1.3频率合成技术的发展

频率合成技术起源于20世纪30年代。早期的合成器是由一组晶体组成的晶体振荡器，需要多少个频率，就得有多少个晶体，晶体由人工来接入和断开，它的频率准确度和稳定度由晶体的准确度和稳定度来决定，基本与电路无关。随后出现了直接频率合成（DS-Direct Synthesis）的方法，直接法被称为第一代频率合成技术。它利用混频器、倍频器和分频器完成对参考频率的加减乘除，产生出各种新频率，再用滤波器和电子开关分别选出所需的频率来，经过放大器、滤波器后输出，其中混频器可视为对频率进行加减，倍频器和分频器可视为对频率进行相乘和相除。这种方法的相位噪声好坏主要决定于晶振的质量，杂散决定于滤波器的好坏和电磁兼容性设计的合理程度，跳频时间主要决定于电子开关的速度。其结构复杂、难以集成、输出频谱纯度不高、寄生分量多。

第二代频率合成技术是应用锁相环（PLL-Phase Locked Loop）的频率合成方法。20世纪50年代出现了模拟锁相环技术，模拟锁相环可等效为窄带滤波器，所以这种频率合成杂散性能较好，由于主要使用正弦鉴相器，所以系统相位噪声性能较好，但这种方法电路复杂，体积较

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大，成本较高。在20世纪60年代又相继出现了全数字锁相环和数模混合的锁相环，使该技术得到了迅速发展。数字锁相环采用在锁相环内插入数字分频器和数字鉴相器的方法，分频器常用的有：程控分频器、吞除脉冲分频器和小数分频器。数字锁相环除具有数字电路的优点外，还解决了若干模拟锁相环遇到的难题，如直流零点飘移、部件饱和、必须进行初始校准等，此外还具有对离散样值的实时处理能力。它具有体积小、成本低、频率步进小、可靠性高和可实现大规模集成等优点，现已大量应用在电路设计技术中。可见，数字锁相频率合成技术结构简单，频率也可以做得很高，但同时也具有模拟锁相环的缺点，即有频率转换时间长、环路抗干扰能力差等诸多不足。目前最为普遍的锁相环频率合成组合方式是采用数字鉴相器、分频器、模拟环路滤波器和压控振荡器的数模混和锁相环。

1971年3月，J.Tierney和 C.M.Tader等人首次提出了以全数字技术、从相位概念出发直接合成所需频率的直接数字频率合成（DDS-Direct Digital Synthesis）技术，标志着频率合成技术进入到第三代，限于当时的技术和器件水平，其性能指标尚不能与已有的技术相比，故未受到十分重视。近二十年来，随着大规模集成（LSI）电路和超大规模集成（VLSI）电路技术的迅速发展以及高速数模转换器（DAC）的出现，直接数字式频率合成技术得到了飞速发展，它在频率转换时间、相位连续性、正交输出、高分辨率以及集成化等一系列性能指标方面，已远远超过了传统频率合成技术所能达到的水平，完成了频率合成技术的一次飞跃。DDS 频率合成技术是采用数字方式，把正弦波的幅度参数和相位信息按规律存储在寄存器里，再以相位和来查询正弦函数表得到波形的离散数字序列，最后经过数/模变换和滤波形成模拟正弦波输出的频率合成方法。与传统的频率合成技术相比，DDS技术具有频率分辨率高、相位变化连续、频率变化快速、对输出信号易实现多种调制等优点，但由于幅度和相位信息用数字量表示，就不可避免地存在量化精度问题，造成输出信号的幅度失真和相位失真，最终引起DDS频率合成的输出信号杂较散大。采取有效的措施，可以大大降低杂散，但必定不能彻底消除。另外DDS的输出频带有限，根据Nyquist采样定理，输出最高频率不能超过0.5fc（fc 是DDS的系统频率），实际工作中为了保证输出频率和镜象频率可以有效地分开，最高频率的取值要比0.5fc还低，这也是目前限制DDS发展的主要问题之一，不过，随着超高速ECL和GaAs器件的出现，DDS的频带限制己经逐渐地得到改善。

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第2章 PLL频率合成技术性能研究

2.1 PLL频率合成的原理与组成

2.1.1 PLL频率合成的原理

锁相环路具有的独特优良性能，使其在调制解调、频率合成、载波同步等方面得到广泛应用。锁相环是一个闭环的相位负反馈控制系统，它具有良好的窄带载波跟踪特性，作为一个窄带跟踪滤波器，可提取淹没在噪声之中的信号；用高稳定的参考振荡器锁定，可以提供一系列频率高稳定的频率源；可进行高精度的相位和频率测量等。它具有良好的宽带调制跟踪特性，可制成高性能的调制器和解调器，同时具有低门限特性，可大大改善模拟信号和数字信号的解调质量。

锁相环的工作原理可表述为：首先鉴相器把输出信号和参考信号的相位进行比较，产生一个反映两信号相位差大小的误差电压，误差电压经过环路滤波器的滤波得到控制电压，控制电压调整压控振荡器的频率向参考信号的频率靠拢，直至最后两者频率相等两相位同步实现锁定。锁定后两信号之间的相位差表现为一固定的稳态值。

2.1.2 PLL频率合成的组成

锁相环（PLL-phase locked loop）由三个基本部分组成，即鉴相器（PD-phase detector），环路滤波器（LP-loop filter）和压控振荡器（VCO-voltage controlled oscillator），其组成框图如图 2.1所示。

图 2.1 锁相环的基本组成

在锁相环中，鉴相器是进行相位比较的部分，它把压控振荡器输出信号与输入信号的相位进行比较，产生相应于信号相位差的误差电压。环路滤波器的主要作用是滤除误差电压中的高频分量，调节系统的稳定性和相位噪声，以保证环路所要求的性能。压控振荡器的振荡频率受控制电压控制，环路滤波器输出的直流控制电压控制压控振荡器的输出信号频率向输入信号频率靠近，直到最后相等，两信号相位差保持恒定。

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以下为锁相环各个组成部分的数学模型分析。

1、鉴相器的数学模型

鉴相器有两个输入信号，一是频率为

i

的输入信号电压i ：

(

)=

（2.1）

二是压控振荡器VCO 的输出电

压。设开环时VCO 的自由振荡频率

为

，其输出电压表达式为：

(t)=

（2.2） 闭环时VCO 的频率受到控制电

压的控制，瞬时频率

自

变

为

，

相应的输出电压表达式变为：

（2.3）

为了比较方便，在这里设输入信号i

和压控振荡器的输出信

号的初

始相

位、

均为零，并将输入信号

i

和受控后的压控振荡器的输出信

号

的频率均

以为参考，将它们转化为：

（2.4）

（2.5）

其中

，

和分别为输入相位和输出相位。

理想鉴相器的模型是：产生一个输出电压，此电压的平均分量正比于两输入信号的相位差，它们之间的传输特性是：

（2.6）

其

中

为误差相位，

为鉴相灵敏度，单位是V/rad 。在很多情况下，这个线性关系不一定满足，例如当模拟乘法器做鉴相器时，鉴相器特性为正弦鉴相，输出电

压是误差相

位

的非线性函数：

（2.7）

此时，鉴相器输出是一正弦信号，见图 2.2所示，其频率是输入信号和VCO 瞬时频率的差，因此也称为差拍正弦信号

，

表

示

0处的

(a)正弦鉴相特性 (b )正弦鉴相器的数学模型

图 2.2 鉴相器的数学模型

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鉴相灵敏度，也是鉴相器的最大输出电压，

当

较小时，正弦鉴相可以近似为线性，即：

（2.8）

从相位传输的角度看，按式（2.7）可得出鉴相器的数学模型如图 2.2（a ）所示，它的输入相位

是

和，输出是电

压。鉴相器的功能表现为两个方面，一是相位相减，二是将相位差变为电压，由上可见，鉴相灵敏度和线性鉴相范围是鉴相器的两个重要指标。

2、环路滤波器的数学模型

环路滤波器是低通滤波器（LPF ），它是由电阻、电容或加上放大器组成的线性电路。它的输入是鉴相器的输出电

压

，它滤出电

压中的高频成分和噪声，取出平均分

量

去控制压控振荡器的频率。环路滤波器的主要作用是改善控制电路的频谱纯度，提高系统稳定性。其数学模型如图 2.3所示。

表示环路滤波器的输入输出关系的是滤波器的传递函数F （s ），设环路滤波器的输入

是，输出

是，则环路滤波器可表示为：

（2.9） 式中，s 是复频率，当求线性系统的稳态响应时，可将

s=

代入，此时F

（

）就是滤波器的频率特性。如果用微分算子p 代替复频率s ，则可得环路滤波器的时域方程为：

（2.10）

图 2.3 环路滤波器的数学模型 常用的环路滤波器主要有简单RC 滤波器、无源比例积分滤波器和有源比例积分滤波器三种，其中：

（1）简单RC 滤波器是结构最简单的低通滤波器，电路结构如图 2.4（a ），其传输算子为：

（2.11）

式

中=RC 是时间常数，，是RC 滤波器中唯一可调的参数。

（2）无源比例积分滤波器与简单RC 滤波器相比，它附加了一个与电容串联的电阻凡，这样就增加了一个可调参数，电路结构如图 2.4（b ），其传输算子为：

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（2.12） 式

中是两个独立可调的参数。

（3）有源比例积分滤波器电路结构如图 2.4（c ），它的传输算子为：

（2.13） 式

中K 是运算放大器无反馈时的电压增益。当放大器增益很高时，其传输算子为：

（2.14） 其

中

(a)简单RC 滤波器 (b )无源比例积分滤波器 (C)有源比例积分滤波器

图 2.4 常用的环路滤波器

环路滤波器的主要指标是带宽、直流增益和高频增益，由滤波器的时间常数和滤波器的类型决定。以上三种滤波器的频率特性都具有低通特性，无源比例积分滤波器的比例特性和相位超前特性对环路的稳定性及捕捉性能起着极为有利的作用，所以这种滤波器在锁相环中得到广泛应用，而简单RC 滤波器则很少使用。有源比例积分滤波器由电阻、电容和直流运算放大器组成，除了具有低通滤波的作用，它的特点是在通带内具有较大的放大作用，存在的问题是环路引入高增益直流放大器，必然会引入新的噪声和零点漂移问题。

3、压控振荡器的数学模型

压控振荡器在锁相环路中是频率受电压控制的振荡器。它的振荡频率随输入控制电

压

(t)线性地变化，即：

(t) （2.15） 上式

中是

当=0 时VCO 的自由振荡角频率，

为压控灵敏度，其单

位

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是rad/s 。

实际应用中VCO 的控制特性只有有限的线性控制范围，超出这个范围之后压控灵敏度将会大幅度下降。图 2.5（a ）压控特性中的实线为实际VCO 的控制特性，虚线为符合式（2.15）的线性控制特性。由图可见，在

以为中心的一个区域内，两者是吻合的，故可在环路分析中用式

（2.15）作为VCO 的控制特性。

在锁相环路中，VCO 的输出作为鉴相器的输入，但在鉴相器中起作用的是其瞬时相位而不是其角频

率

，由于相位是频率的积分，即：

（2.16）

（a ）压控特性 （b ）数学模型

图 2.5 压控振荡器的数学模型

将上式与（2.5）式相比可得输出相

位

的表达式为：

（2.17）

式中1/P 是积分算子，这是相位与角频率之间的积分关系形成的。锁相环路中要求压控振荡器输出的是相位，因此，这个积分作用是压控振荡器所固有的。VCO 输出相

位

与输入电

压关系的数学模型如图 2.5

（b ）所示。 2.1.3 PLL 的数学模型

将锁相环三个部件的模型结合起来，可以得到锁相环的数学模型如图 2.6所示。由图可见，系统给定值是输入信号相位，所受调节值是压控振荡器的输出信号相位，所以可以将PLL 锁相环看成是一个相位反馈系统。

由图2.6可以得到：

（2.18）

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图 2.6 锁相环的数学模型

（2.19）

将式（2.19）代入式（2.18）有：

（2.20） 令环路增益

A=

，则有：

（2.21）

由上式可以解出锁相环的稳态相差为：

（2.22） 对于环路滤波器采用增益A 无穷大的有源比例积分滤波器的锁相环，称其为理想二阶环，由此可得出理想二阶环的稳态相

差。

锁相环路是一个非线性系统，这是因为环内具有非线性部件，即鉴相器。虽然其它部件如压控振荡器也可能出现非线性，但只要经过适当的设计，可以保证工作在压控振荡器的线性范围之内，唯独鉴相器是环内固有的非线性部件，因而使得环路相位模型为非线性相位模型

。当

变化不大时，可做近

似，此时就可以将锁相环看成是一个线性环路，在下节环路噪声抑制特性中将进一步讨论这个问题。

2.2 PLL 的相位噪声特性分析

2.2.1概述

在锁相环实际工作时，噪声是客观存在的。锁相环应用在不同的场合，各种噪声和干扰的影响是不同的，本设计仅讨论锁相环用于频率合成器时，噪声和干扰对系统的影响。一般说来，噪声分为与输入信号一同进入环路的输入噪声和环路内部电路所产生的内部噪声，这些噪声与干扰作用于环路的结果会增加环路捕获的难度，使环路输出相位随机抖动。当环路用作频率合成器时，则产生输出相位噪声，使输出信号频谱不纯，短期频率稳定度变差等。例如 ，在锁相环路中，由于压控振荡器

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是环路的输出部分，如果其输入控制端是纯直流电压，那么它此时的相位噪声很小。但实际上，在锁相环路的控制端作用有各种干扰电压，这些干扰往往来自基准频率及其各次谐波，或来自50Hz ，100Hz 交流负载及其它干扰信号。其中50Hz 的干扰主要是感应结果，因为环路中各单元结构排列和接地不当会引起50Hz 干扰；100Hz 的干扰主要由于电源滤波不良或50 Hz 的二次谐波所造成。这些干扰电压若作用在压控振荡器的输入控制端就会产生寄生调频或调相。由调频波或调相波的频谱图可知，此时压控振荡器除了输出所需的信号频谱外，还会有其它杂散频率分量。因此，在锁相环路中，必须采用低通滤波器，以滤除干扰和纹波，提高对杂散频率的抑制程度。此外，在锁相环路各单元部件中不可避免地存在着随机噪声。一个实用的锁相环路常对输出信号的随机相位噪声提出很高的要求，采用低噪声压控振荡器和合理选择环路参数，可使锁相环路对随机相位噪声的抑制程度得到提高。

2.2.2 PLL 环路噪声抑制特性

1、环路对输入噪声的“低通”特性

锁相环路存在输入相位噪声时，它的基本组成方框图如图 2.7所示。图中为来自输入信号的随机相位噪声，当环路锁定以后，在输入噪声

图 2.7 存在输入相位噪声时锁相环的基本方框

作用下， 鉴相器就会有噪声电压输出。其噪声电压经环路滤波器衰减后，终将加到压控振荡器上。因为噪声是随机的，在压控振荡器的输出中亦引起随机相位噪声。这个随机相位噪声又反馈给鉴相器，如此循环，最后达到动态平衡。当输入噪声不强时，由噪声引起的环路输出相位噪声也较小，这样可以用线性模型进行分析。

（1）环路输出相位噪声方差

在弱噪声作用下，瞬态相位噪声

，，则由图 2.6可得输入相位噪声时的锁相环线性化相位模型，如图 2.8所示： 设由输入相位噪声产生的环路输出相位噪声为

，利用环路闭环频率特性H(2f)与输入相位噪声功率谱密度气

可求得输出相位噪

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声功率谱密度为：

图 2.8

锁相环的线性化相位模型

（2.23）

若输

入相位噪声为白噪声，那么对所有的频率均为常数

，即： （2.24）

则环路输出相位噪声方差

为：

（2.25） 式中称为环 (Hz)称为环路有效单边噪声带宽。

（2）环路等效噪声带宽

环路等效噪声带宽是环路的一个重要参数。根据式（2.25）的定义，可导出

它的物理

意义。若有一高为

，宽为的理想矩形特性滤波器，那么具有均匀相位噪声功率谱密度n 的噪声加在该矩形滤波器的输入端时，得到的输出相位噪声

方差将是：

（2.26）

为使矩形滤波器与环路对噪声的滤波作用相同，要求式（2.25）与式（2.26）相等

，即得到：

（2.27）

从滤除

输入相位噪声的角度考虑，

越小环路滤除噪声的能力越强。不同的环路其闭环频率特性表示式不同，但对于输入相位噪声都相当于一个低通滤波器。调制频率低的相位噪声可以顺利地通过，调制频率高的相位噪声将被衰减。即对随机相位噪声环路只让输入信号载频附近的旁频噪声成分通过，而滤除远离载频的噪声成分，其滤波性能

取决于环路等效噪声带宽

。

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2、环路对VCO 噪声的“高通”特性

为便于分析，设压控振荡器相位噪声等效为理想的无噪声压控振荡器与一随机相位噪声

为的噪声源相加的结果，在随机相位噪

声的作用下，环路的相位数学模型如图 2.9所示。

图 2.9 压控振荡器带噪声情况下锁相坏路的相位模型

现在计算由

以所引起的环路输出相位噪声，因此可以假

设是不变的，此时环路的传递函数为：

（2.28）

或写成

（2.29） 设相位噪声

的功率谱密度

为，则

（2.30） 其方差为：

（2.31） 由以上分析可知，环路对压控振荡器的相位噪声可视为“高通”滤波器。其物理意义为：锁相环路对压控振荡器相当于负反馈电路，由于环路低通滤波器的作用，频率越高，负反馈的作用越小。即在锁定频率附近的旁频，由于负反馈作用可以减少，而远离被锁定频率的旁频由于负反馈作用的减弱不能获得抑制，旁频离载频越远，环路对它的抑制能力越弱。 综上所述 ，在分析了输入相位噪声和压控振荡器相位噪声对环路性能影响的基础上，可以运用叠加原理逐个进行计算然后再行相加的方法，对环路的总相位噪声和杂散作进一步的分析。以上分析是本设计PLL 锁相环的理论基础。

2.2.3 PLL 相位噪声的来源

在 PLL 锁相环中，噪声的来源是多方面的，既有外部噪声，也有电

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子电路中的内部噪声。把PLL 锁相环各部件本身作为理想的无噪元件，将其产生的噪声等效为某一噪声电压（或相位）的输入，根据线性系统叠加原理，按噪声对环路作用的不同，可将频率合成器的相位噪声

模型归结为如图 2.10所示的三类。

图 2.10 PLL 锁相环的相位噪声模型

第一类是

作用在鉴相器输入端

的输入等效相位噪声

，第二类是假定输入高斯白噪声形成的

等效相位噪声，包括鉴相器、参考分频器的触发噪声，以及环路滤波器的各种有源和无源器件的等效噪声，此类噪声通常称为环路底噪声，在环路通带内

，它具有白色频谱特性;第三类

是作用在压控振荡器输出

端的等效相位噪声

，这主要是压控振荡器的内部噪声。在

图10中参数的定义与前面讨论的相

同，

是输入信号的相位，是压控振荡器输出信号经可变分频器分

频后反馈的相位，是频率合成器的输出相位。

是鉴相器的灵敏度，是压控振荡器的灵敏度，N 是分频器的分频比。

由图2.10可知，频率合成器的输出相位噪声为：

（2.32） 式中，

为低通型闭环传递因子，为锁相环路的误差传递因子，它是高通型滤波因子。 由于

呈低通特性，故输入相位噪声和环路底噪声是低通型噪声，呈高通特性，故压控振荡器噪声为高通型噪声。由此可见，环路带宽的选择对高、低通型噪声均有影响，窄带环路有利于滤除输入噪声和环路的噪声，但不利于滤除压控振荡器的噪声。宽带环路的作用正好相反。因此，环路带宽选取的过宽过窄都不合适，选择最佳的环路带宽，可以使信号总的输出相位噪声最小。

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2.2.4 PLL 最佳环路带宽设计

设锁相环的环路带宽

为

，由上面分析可知，为了减小低通型相位噪声输出，应尽量减

小

的取值，反之，为了减小高通型相位噪声输出，则应尽里加

大的取值。由此，对环路带宽提出了矛盾的要求，为了使

环路总输出相位噪声为最小，必须选择最佳的环路带宽，即选择最佳的环路参数。实践中发现，选择环路带

宽在两噪声源谱密度线的交叉点

频率附近，这样可以使锁相环路比较接近于最佳状态，低通的高端频率和高通的低端频率就是环路开环传递函数的带

宽

。最佳环路带

宽的选择如图 2.11所示。

图 2.11 最佳环路带

宽的选择

锁相环的环路部件一旦选定，其输出相位噪声特性就完全由H(s)

和(s)的特性所决定，即最佳环路带宽与H(s)

和(s)的特性紧密相关，可见，环路滤波器的参数设置是锁相环路设计的重点。

2.3 PLL 的杂散特性分析

PLL 本身也会有杂散产生，这主要包括有两种：一种是外部干扰引入环路形成对VCO 的调制而产生的杂散，一种是鉴相频率泄漏到PLL 输出形成的杂散。对于外部干扰引入环路的杂散，最好的方法是找到干扰源，想办法去掉它或者切断干扰到环路的通路。例如，在应用中经常用来控制锁相环的单片机就是一个很大的干扰源，从它内部产生的干扰很多。如果单片机只是在一段时间对环路进行控制，可以让单片机在不工作的时候停机，它自然就不会再产生干扰了，若单片机必须不停地工作，可以采取加强去耦、数字地与模拟地点连接等方法尽量降低干扰的引入。鉴相频率泄漏的避免，一般是采用在环路滤波器的后面再加一级辅助的RC 或LC 低通滤波器的方法来抑制，但这种方法要根据系统的要求选择使用，因为辅助滤波器的加入会影响到整个环路的性能。出于基本不影响环路滤波器参数的考虑，辅助低通滤波器的带宽一般取在环

路

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滤波器带宽的十倍以上，为了能够有效地去除鉴相频率的泄漏，还应该将鉴相频率不能取得太低，否则泄漏落在辅助滤波器甚至环路滤波器的带内就无法去掉了。另外，在实际调试中，可能会有一些偶然因素造成的杂散，去除的方法是找到杂散的具体来源和路径，有目的的予以解决。

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第3章 DDS 频率合成技术性能研究

3.1 DDS 频率合成的原理与结构

直接数字式频率合成（DDS-Direct Digital Synthesis ）技术是近年来随着数字集成电路和计算机的发展而迅速发展起来的一种新的频率合成技术。DDS 一般由相位累加器、波形存储器、数模转换器及低通滤波器组成，其基本原理就是将波形数据先存储起来，然后在频率控制字K 的作用下，通过相位累加器从存储器中读出波形数据，最后经过数模转换和低通滤波后输出频率合成。这种频率合成方法可以获得高精度频率和相位分辨率、快速频率转换时间和低相位噪声的频率信号，而且结构简单集成度高。

3.1.1 DDS 的原理

直接数字频率合成技术是从相位概念出发，直接对参考正弦信号进行抽样，得到不同的相位，通过数字计算技术产生对应的电压幅度，最后滤波平滑输出所需频率。下面，通过从相位出发的正弦函数产生描述DDS 的概念。图3 .1 表示了半径R 为1单位圆，半径R 绕圆心旋转与X 轴的正方向形成夹

角，即相位角。

图 3 .1 单位圆表示正弦函数 S=R 因为是周期信号，所以正弦信号的相位值和幅度值之间具有一一对应的关系。这种关系可以通过一片存有查询表的ROM 很容易地实现，该查询表的地址线对应相位信息，数据线对应幅度信息。所以，对正弦信号沿相位轴方向等间隔取样，就得到该信号的抽样序列，并将取样值用二进制数表示。改变频率控制字时，相位增量发生变化，取样值的周期

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