数字电路相关面试题

3 用D触发器实现2倍分频的逻辑电路？

Verilog描述：

module divide2( clk , clk_o, reset);

input clk , reset; output clk_o;

wire in; reg out ;

always @ ( posedge clk or posedge reset)

if ( reset) out <= 0; else out <= in; assign in = ~out; assign clk_o = out;

endmodule

图形描述：

6 请画出微机接口电路中，典型的输入设备与微机接口逻辑示意图（数据接口、控制接口、

所存器/缓冲器）。

8 可编程逻辑器件在现代电子设计中越来越重要，请问：你所知道的可编程逻辑器件有哪

些？

PAL，PLD，CPLD，FPGA。

9 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。

module dff8(clk , reset, d, q);

input clk; input reset; input [7:0] d; output [7:0] q;

reg [7:0] q;

always @ (posedge clk or posedge reset)

if(reset) q <= 0; else q <= d; endmodule

10 设想你将设计完成一个电子电路方案。请简述用EDA软件（如PROTEL）进行设计（包

括原理图和PCB图）到调试出样机的整个过程。在各环节应注意哪些问题？

电源的稳定上，电容的选取上，以及布局的大小。

11 用逻辑门和cmos电路实现ab+cd 12 用一个二选一mux和一个inv实现异或

13 给了reg的setup,hold时间，求中间组合逻辑的delay范围。

Delay < period - setup - hold

15 用verilog/vhdl写一个fifo控制器

包括空，满，半满信号。

16 用verilog/vddl检测stream中的特定字符串

分状态用状态机写。

17 用mos管搭出一个二输入与非门。 18 集成电路前段设计流程，写出相关的工具。

19 名词IRQ,BIOS,USB,VHDL,SDR

IRQ: Interrupt ReQuest BIOS: Basic Input Output System USB: Universal Serial Bus

VHDL: VHIC Hardware Description Language

SDR: Single Data Rate 20 unix 命令cp -r, rm,uname 21 用波形表示D触发器的功能 22 写异步D触发器的verilog module

module dff8(clk , reset, d, q);

input clk; input reset;

input d; output q; reg q;

always @ (posedge clk or posedge reset)

if(reset) q <= 0; else q <= d; endmodule 23 What is PC Chipset?

芯片组（Chipset）是主板的核心组成部分，按照在主板上的排列位置的不同，通常分为北桥芯片和南桥芯片。北桥芯片提供对CPU的类型和主频、内存的类型和最大容量、ISA/PCI/AGP插槽、ECC纠错等支持。南桥芯片则提供对KBC（键盘控制器）、RTC（实时时钟控制器）、USB（通用串行总线）、Ultra DMA/33(66)EIDE数据传输方式和ACPI（高级能源管理）等的支持。其中北桥芯片起着主导性的作用，也称为主桥（Host Bridge）。 除了最通用的南北桥结构外，目前芯片组正向更高级的加速集线架构发展，Intel的8xx系列芯片组就是这类芯片组的代表，它将一些子系统如IDE接口、音效、MODEM和USB

直接接入主芯片，能够提供比PCI总线宽一倍的带宽，达到了266MB/s。

24 用传输门和反向器搭一个边沿触发器

25 画状态机，接受1，2，5分钱的卖报机，每份报纸5分钱

1. setup time 和 hold time 不满足情况下应该如何解决？

2. 什么叫做亚稳态，如何解决？ 3. Verilog中 => 和 = 有什么区别？

4. 画一个D触发器的原理图（门级），并且用verilog gate level表示出来；

5. 用最少的Mos管画出一个与非门；

6. 写一段finite state machine（主要考察coding style）；

答：如果触发器的setup time/hold time不满足,这个数据就不能被这一时钟打入触发器，只有

在下一个时钟上升沿到来时，数据才能被打入触发器。

在同步系统中，如果触发器的setup time/hold time不满足，就可能产生亚稳态（Metastability），导致采样错误。此时触发器输出端Q在有效时钟沿之后比较长的一段时间处于不确定的状态，在这段时间里Q端毛刺、振荡、固定的某一电压值，而不是等于数据输入端D的值。这段之间成为决断时间（resolution time）。经过resolution time之后Q端将稳定到0或1上，但是究竟是0还是1，这是随机的，与输入没有必然的关系。 只要系统中有异步元件，亚稳态就是无法避免的，因此设计的电路首先要减少亚稳态导致错误的发生，其次要使系统对产生的错误不敏感。前者需要同步来实现，而后者根据不同的设计应用有不同的处理办

法。

在IC设计中，如果setup time没有满足，只有重新综合，重新约束计，如果hold time不满

足，那么可以在post layout时候fix，也可以在综合时候使用set_fix-_hold命令来修正 建立时间和保持时间要看在什么阶段出现问题了，如果在仿真阶段则必须重新改写代码，在综合阶段则需要通过标准单元的选择调整，如果综合中没有负的时隙，而在后端设计中出现问题，也可以通过调整布局与布线达到优化设计，并非象楼上说得，一定要从头综合

15、给了reg的setup,hold时间，求中间组合逻辑的delay范围。（飞利浦－大唐笔试）

Delay < period - setup – hold

16、时钟周期为T,触发器D1的寄存器到输出时间最大为T1max，最小为T1min。组合逻辑电路最大延迟为T2max,最小为T2min。问，触发器D2的建立时间T3和保持时间应满足什么条件。（华为）

T3setup>T+T2max,T3hold>T1min+T2min

17、给出某个一般时序电路的图，有Tsetup,Tdelay,Tck->q,还有 clock的delay,写出决定最大时钟的因素，同时给出表达式。（威盛VIA 2003.11.06 上海笔试试题）

T+Tclkdealy>Tsetup+Tco+Tdelay; Thold>Tclkdelay+Tco+Tdelay;

18、说说静态、动态时序模拟的优缺点。（威盛VIA 2003.11.06 上海笔试试题）

静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。

动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题；

19、一个四级的Mux,其中第二级信号为关键信号 如何改善timing。（威盛VIA 2003.11.06 上海笔试试题）

关键：将第二级信号放到最后输出一级输出，同时注意修改片选信号，保证其优先级未被修改。

20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，使得输出依赖于关键路径。（未知）

21、逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种（区别，优点），全加器等等。（未知）

22、卡诺图写出逻辑表达使。（威盛VIA 2003.11.06 上海笔试试题） 23、化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛） 卡诺图化简：一般是四输入，记住00 01 11 10顺序， 0 1 3 2 4 5 7 6 12 13 15 14 8 9 11 10

24、please show the CMOS inverter schmatic,layout and its cross sectionwith P-well process.Plot its transfer curve (Vout-Vin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? （威盛笔试题circuit design-beijing-03.11.09）

25、To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain?

26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大？（仕兰微电子）

和载流子有关，P管是空穴导电，N管电子导电，电子的迁移率大于空穴，同样的电场下，N管的电流大于P管，因此要增大P管的宽长比，使之对称，这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等

27、用mos管搭出一个二输入与非门。（扬智电子笔试）

28、please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge.(less delay time)。（威盛笔试题circuit design-beijing-03.11.09）

29、画出NOT,NAND,NOR的符号，真值表，还有transistor level的电路。（Infineon笔试）

30、画出CMOS的图，画出tow-to-one mux gate。（威盛VIA 2003.11.06 上海笔试试题） 31、用一个二选一mux和一个inv实现异或。（飞利浦－大唐笔试）

input a,b;

10.一个计数器的verilog实现，有点小要求 11.请写出你logic design中遇到的问题 12.请写出logic analyzer的5个特点

13.写好像是示波器的5个特征，那个单词不太认识 14.一个mos电路的小信号模型

15.计算一些mos电路的等效输出电阻，3个 16.设计一个fifo

17.写一下处理器的主要构成，及其作用 补充：Q值转换是说有两个浮点数2.7xx,-15.xxx 转换成定点数16位,第一个转成q=8,第二个转成q=9 q代表定点数的小数位数

还有就是一个定点数q=11,另一个q=8,问乘积的q。 还给了一组关于x(n)输入，y(n)输出的方程, 求系统传递函数,应该是ARMA过程吧， 然后问是fir还是iir。

考的都与CMOS有关，不少就是数电开头关于CMOS的一些电路。 1.画一个CMOS的二输入与非门

2.画CMOS的反相器，Vo-Vi图，指出其中NMOS和PMOS的工作区。 3.画.....没懂

4.画六个寄存器组成的RAM，说明哪些是存数据（？），哪些是time control line 5.描述阻抗的定义，比较在CMOS过程中，金属，xx，diffusion的阻抗 凭印象，各位大牛补充

1.please give a block diagram of Costas PLL loop and give your ideas on how to

implement it purely in DSP software ,assuming that PLL's input is digitize d

IF signal,which factors determine PLL order? And describe PLL features wit h different loop orders

3.please explain how spread spectrum communication scheme can restrain narro

w-band and wide -band interfernce respectively.

4.On account a large frenquency offset between carrier and radio signal ,giv e your ideas on how to acquire timing and carrier synchronization in sprea d spectrum demodulation.

5.please write basic equations of adaptives LMS (least-mean-square)algorithe .and describe how to estimate the gradient vector.

8.An analog IF signal center 4.309Mhz,after a bandpass filter ,it is sample at 5.714Mhz then where can we find it in nomalized frequency band?(with fo rmuls)

1。一个二路选择器，构成一个4路选择器，满足真值表要求

2。已知A,B,C三个信号的波形，构造一个逻辑结构，使得从A B可以得到C，并且说明如 何避 免毛刺

3。一段英文对信号波形的描述，理解后画出波形，并采用verilog实现。 4。169.6875转化成2进制和16进制

5。阐述中断的概念，有多少种中断，为什么要有中断，举例

6。这道比较搞，iq题，5名车手开5种颜色的车跑出了5个耗油量（miles per gallon)， 然 后就说什么

颜色的车比什么车手的耗油量多什么的，判断人，车，好油量的排序

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可编程逻辑器件网站技术论坛：

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段时间去面试了几家公司，发现比较大的公司相对于重视基础问题。这里边又有几个问题特别的突出。他们是：同步时钟设计、亚稳态、异步FIFO。可以说，这些个问题要是弄清楚了，就至少满足了技术方面1/3的要求，另外的2/3是什么，我就说不清楚了。又有人发了

竞争冒险毛刺的问题，不过，对于采用同步设计方法的系统，这些问题一般不会遇到。下面就谈谈我对这些问题的看法，要是你觉得看这些东西觉得类似一堆狗屎，那么恭喜你，你面试成功的机会增加了1/3；要是你你觉得阿，什么样的牛人拉了一堆牛屎，那么不好意思，还是再去补补课把。这里推荐一本《数字设计——原理和实践》(John F.Wakerly)的书，仔细看一遍吧。

FPGA同步时钟设计

简单说就是一个系统中（或系统中的一部分）都采用同一个时钟触发。系统中的(D)触发器全部都连接到一个时钟，而且只控制触发器的同步端（输入，同步置位，同步复位）。这样的系统是相对于异步系统而言的，异步系统并不是不同的触发器时钟端连接到不同的时钟信号的系统（一般的这样叫做跨时钟系统，是相对几个较小的同步系统的组合），而是更本没有了时钟的概念，依靠和触发器构造一样的反馈电路组成。相对于异步系统，同步系统更好设计（异步设计则象一个魔术,类似于汇编和高级语言的关系），更容易进行时序分析(为什么要用D触发器而不用D锁存器)——在这里组合逻辑的竞争冒险毛刺问题都不存在了。应该说，同步系统最大的问题在于时钟的偏斜(skew)。同步时钟系统也存在一些涉及的技巧，这些技巧一般围绕着降低关键路径的延时和时间和空间的平衡。这些都是平衡的艺术（了解了基本的部件之后，剩下的工作就是一个字\平衡\这里边的方法就太具体，而且本人也知道得不多，不敢乱说了。不过，只要你用过一种方法，就可以体会到其中的精神了。

FPGA亚稳态

这是跨时钟设计中最基础的一个问题(宏观的问题是FIFO)，按照我的观察，上论坛问问题多的一般不明白这个，请一定要注意了。 什么是亚稳态？数字电路中的简单双稳态电路就是两个反相器首尾相连组成（加一些控制逻辑变成了锁存器，触发器），然而并不像名字显示的，这种电路其实还有第三种半稳定态——就是当两个反相器都处于中间值得情况——这称之为亚稳态。我们知道反相器在非逻辑值范围的反馈系数是相当大的，一旦因为干扰或者噪音离开了这个中心点，就会很快地进入逻辑值范围（稳态）。数学分析，从亚稳态进入稳态，正如放射元素的衰变，是一个指数的规律（为什么是指数的规律？你要是想不明白，说明你还没有搞明白亚稳态）。那么，亚稳态的危害到底是什么呢？消耗功率；），其实不是（虽然亚稳态消耗很大的功率），亚稳态的问题在于其电平并不处于有效逻辑电平范围内，而且在变化。这就导致与其相连其他数字部件将其作出不同的判断（注意，不同），有的作为'1',有的作为'0'，有的也进入了亚稳态，数字部件就会逻辑混乱。那么究竟如何避免（或者减小)亚稳态的危险呢？注意到亚稳态的触发器继续停留在亚稳态的几率按照指数减少，那么办法就是等 ——等足够长的时间，直到这个几率变得小的实际上不会发生。到底需要有多长呢？有的厂商有一个数据，有的没有，按照普通的做法，至少等一个时钟周期——这也就是所谓的异步数据要用两个触发器打一下。这一段有点糊涂，不容易说明白，你看了要是觉得云里雾里，不知所云，那们你只有找一本书学习了；要是觉得作者表达不清，那么恭喜你，面试通过了的几率增加了。关于这个问题有很多糊涂的认识，要是你的主考官和你争论，你就顺着他的意思，毕竟没有人想找一个管教不了的手下。

FPGA异步FIFO

异步FIFO是跨时钟域设计方法的集中体现，体现了很多的方法。不过，其中最重要的有两点，一个就是亚稳态，一个就是和亚稳态类似但不相同的——多个控制/状态信号的跨时钟传递。具体地说，就是当你把一组信号传递到另外一个时钟域的话，这一组信号可能因为延迟不同，这样到达新时钟域之后，得到的数据相差一个老时钟域的时钟周期。兴好，对于FIFO，需要传递的是一个计数器，这个计数器可以编码成格雷码（gray code），这样的编码每次只变化一个位，正好解决了上面的问题(要是没有画过图，最好画一个图看一下）。真不清楚这是怎么发明的！注意，这里其实还对格雷码的相对延迟和相关的时钟周期有一个要求。这就是异步FIFO中最关键的一点，至于指针如何控制，稍微考虑一下都很容易清楚。需要注意的事，这些东西不是用嘴能说清楚的，最好画一个示意图，不要因为没有说清楚，让主考官觉得你没有清楚。

当然，除此之外还有很多很多的东西。比如组合逻辑的设计技巧，俺就没有研究。比如高速布线信号完整性问题，俺也不敢多说。至于整个系统的设计思想，更不敢妄语。不过如果只要你有一个问题了解到了相当的深度，相信你很容易搞清楚其他问题。

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