实验四

实验名称：_____实验四、版图设计规则检查____ ____ 姓名:__ _ 学号:__2011XXXXX实验日期:_ 2013.11.20

一、实验内容

1、了解版图设计规则的概念、设计规则检查的必要性。 2、熟悉dracula的命令行、图形界面。

3、掌握使用dracula进行设计规则检查的基本方法。

二、基础知识简介——设计规则与设计规则检查（DRC）

版图验证

一个版图设计完必需进行必要的验证检查。常规验证项目有：设计规则的验证，简称DRC(design rule check)；电学规则检查，简称ERC(electrical rule check)；版图与电路一致性检查，简称LVS(layout vs schematic)；版图参数提取，简称LPE(layout parameter extraction)。其中DRC和LVS是必须要做的，而其它的是可选的，有助于对电路的改善。

设计规则检查(DRC)

设计规则是版图中各种图形尺寸的规范。一般设计规则是以器件的特征尺寸（如MOS电路中器件的栅长）为基准，根据制造工艺水平（图形横向的加工误差和光刻的对中误差）及某些其它考虑，制定出的一整套关于各掩膜相关层上图形自身尺寸及图形间相对尺寸的许可范围。设计规则检查，则是检查版图中各掩膜相关层上图形的各种尺寸，保证无一违反预订的设计规则。设计规则的范围很宽，项目极其繁杂，但其中大部分规则是关于图形边与边之距离的规范。

设计规则检查的命令形式为 <错误条件> <错误输出>

其中，<错误条件>指一种错误的条件，若此条件为真则执行<错误输出>。 例：

WIDTH GPOLY LT 0.6 OUT D3C 50; PO.W.3

这个命令表示当GPOLY这层的宽度小于0.6时，就报错，OUT后面是给这种错误类型定义了一个识别的名字。

检查规则检查时会把一些不是错误的地方宣布为错，这是伪错；有时又会把实际存在的错误漏掉，未能查出，这是漏错。这大都与设计规则检查命令有误或不完善有关，也有的伪错和漏错则是因为设计规则软件的缺陷引起。

三、准备工作

（1）、进入cadence软件，依次启动VMware、CentOS虚拟机、然后打开一个终端窗口。

（2）、将上次复制带走的工艺库和设计库目录复制到/../exp4/下。

（3）、在root目录下新建目录，并在此目录下面新建两个子目录drc、lvs，将本次实验指导目录中的csmc0p6um。Csmc0p6um.lvs分别复制到这两个子目录下面。这两个文件分别是用于DRC/LVS检查的规则文件。 （4）、将设计库重新加入cadence的库定义文件cds.lib中。

四、设计规则检查（DESIGN RULE CHECK ,DRC）

目前，做DRC的工具可以使用dracula，也可以使用diva，前者更流行一些。下面的步骤都是围绕dracula来做的。

1、DRC

（1） 将相应的版图转换成.gds文件，在icfb的CIW窗口下： File?Export?Stream，就会出现如下对话框。

在Run Directory、Library Name、Top Cell Name和Output File中填入相应的内容，如Run Directory：～/train/check/data Output File：*.gds *是自定义的文件名。

（2） 在unix操作窗口进入～/train/check/rule目录，执行：vi csmc06.drc并

修改其中的indisk和primary选项，primary是所要做检查的cell名称，indisk是指向所要做检查的cell转换出的.gds文件。

（3） 进到～/train/check/drc目录下，以工作站为su5为例执行如下命令： Su5>PDRACULA 说明：进入dracula环境 :/g ～/train/check/rule/csmc06.drc 说明：获取相应的.drc文件 :/f 说明：退出dracula环境

Su5>jxrun.com 说明：运行前面命令产生的可执行文件

jxrun.com （4）

（5） 运行dracula lnquery图形界面，查看和修改DRC错误，可以通过图形

界面lnuquery来查看DRC的检查结果，具体使用方法说明如下： A、打开版图

B、点击反相器layout窗口顶部菜单tool—>dracula interactive ,完成后可以发现，顶部菜单中多了几项，比如drc ，lvs ，short lpe等。

C、接着点击DRC-->Setup，在对话框Dracula Data Path里键入相应路径。 D、点“rules layer window”中的菜单”all visible”,然后点一下inv layout editing窗口，让窗口成为当前前台活动窗口，然后按快捷键“F”刷新显示，可以看到layout editing窗口中增加了一些图层显示，这些事标志出的DRC错误，列如下图显示存在三个错误：in和out 的金属层之间有一块区域显示了不同的褐色（1）、上部的TO和SP层两条边变成了白色（2）、多晶硅GT层最顶端显示了不同颜色和图案（3）。这些就是当前的错误。查看完毕后点“rule layer window”中的菜单“none visible”，然后按前面同样的方式刷新layout editing窗口显示，取消DRC错误的显示，layout视图恢复到原状态。 E、逐项修改DRC错误。以下图为例：点”view DRC ERROR”窗口中的“next rule”（1）。会看到顶部会显示当前的错误种类，例如这里为“A1B11.DAT”(2),刷新layout editing 窗口的显示后会看到显示了一个DRC错误（3），如果不能直接判断出具体是什么错误，可以点View DRC Error窗口中的explain（4）。会出现一个解释窗口，解释当前是什么错误（5）。 F、这里，我们看到是违反了金属层A1间的最小间距，应该修改版图使之满足该设计规则。查看设计规则说明文档0.6um DPDM Mixed Signal Technology Topological Design Rule.pdf中关于A1层设计规则的定义部分，如下图所示，得知最小距离应为0.8um，所以应该修改版图使两条金属之间的距离等于或者大于0.8um。

G、逐一修改版图后重新执行以上各DRC步骤直到没有错误为止。

五、验证完成的标志

当连续执行DRC、LVS或者LVS、DRC都没有报错时，一个版图验证才算完成。

六、实验总结：

这次的实验让我了解了版图设计规则的概念、设计规则检查的必要性。熟悉了dracula的命令行、图形界面。掌握使用dracula进行设计规则检查的基本方法。此次的实验步骤有点繁

琐，其中由于自己疏忽了一个小步骤，结果导致drc没办法进入检查和验证，后面才发现改正。进入drc检查发现了有一些错误，修改了还要重新drc检查。由于还是第一次做这个实验，所以进行的特别慢，出现问题较大的是检查的提示信息不知道怎么看。后来，请教了其他同学，终于将它修改完成了。有了这次的经验，我相信下次我会做的更好。

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