组成原理复习题库更新版(1)

计算机组成原理复习题

一、 选择题

1. 假设同一套指令集用不同的方法设计了PC A和PC B，PC A和PC B的时钟

周期分别为1.2ns，2ns。某个程序在A上运行的CPI为2，在B上运行的CPI为1，则对于该程序来说，PC A和PC B速度比例为（ D ） 。 A、1:2 B、2:1 C、6:5 D、5:6

2. 假设x为8位的定点整数（其中最高位为符号位，低7位为数据位），已知

[x]补=1011 0110，则[-x]补等于（ D ）。

A、0011 0010 B、1011 0011 C、1100 1101 D、0100 1010 3. 在总线结构中，（ B ）需要在ALU的两个输入端加上两个缓冲寄存器。

A、双总线结构 B、单总线结构 C、三总线结构 D、以上都正确 4. 某数为IEEE754单精度浮点数格式表示为45100000H，则该数的值是（ B ）。

A、1.125×210 B、1.125×211 C、-1.125×211 D、-1.125×210 5. 假设程序P在装置M执行时间为20秒，编译优化后，P执行的指令数是以前

的70%，但CPI为以前的1.2倍，则现在P在M上的执行时间为（ D ）。 A、8.4秒 B、11.7秒 C、14.0秒 D、16.8秒

6. 假定某一个实数x=-0101 0101B，在计算机内部表示为0010 1011B，则该数

所用的编码形式为（ D ）。

A、原码 B、反码 C、补码 D、移码

7. 某机字长8位，最高位为一位的符号位，则最大正整数是（ A ）。 A、+(27-1) B、+(27-1) C、+27 D、+27

8. 下列寻址方式中，与所执行的指令地址有关的寻址方式是（ A ）。

A、相对寻址 B、寄存器寻址 C、立即寻址 D、直接寻址 9. CPU中的控制器的功能是（ C ）。

A、产生时序信号 B、完成算术逻辑运算

C、从主存中取出指令、分析指令并产生有关的操作控制信号 D、从主存中取出指令并完成数据基本运算

10. PCI总线是一个高带宽且与处理器无关的标准总线，下列的描述错误的是

（ b ）。

A、采用同步定时协议 B、采用分布式仲裁策略 C、具有自动配置能力 D、适合于低成本的小系统 11. 假设x为8位的定点整数（其中最高位为符号位），已知[x]补=0101 1101，则

[-x]补 =（D）。

A、1000 0101 B、1000 0100 C、0111 0100 D、以上答案都不对 12. 计算机系统中运用补码进行运算的目的是（ A ）。

A、简化运算器的设计 B、提高运算的精度 C、原码计算无法实现减法运算 D、硬件只能识别补码 13. 下列哪一项不是CDRAM的优点。（ D ）

A、采用猝发式读取

B、在SRAM读出期间，可同时对DRAM阵列进行刷新 C、允许在写操作完成的同时来启动同一行的读操作

D、读写操作与系统时钟同步，有利于提高系统的工作效率 14. 下列寻址方式中，具有多重存储器访问的是（ C ）。

A、相对寻址 B、寄存器寻址 C、间接寻址 D、堆栈寻址 15. 在集中式仲裁方式中，（ A ）优先级是固定不变的。

A、链式查询方式 B、计数器定时查询方式

C、独立请求方式 D、链式查询方式和计数定时查询方式 16. （ D ）不属于外围设备的基本组成部分。

A、存储介质 B、驱动装置 C、控制电路 D 、计数器 17. 某机器中的数据采用补码表示，若一个8位的寄存器的内容为CCH，则该内

容的十进制数为（ AA ）。

A、-52 B、52 C、204 D、-204

18. 若采用双符号位，则两个负数相加产生溢出时，其双符号位为（ B ）。

A、00 B、10 C、01 D、11 19. 在集中式仲裁方式中，（ B ）的总线仲裁器中有一个排队电路，它根据一定

的优先级次序首先响应哪个设备的请求，给设备以授权信号。 A、独立请求方式 B、链式查询方式

C、计数器定时查询方式 D、独立请求方式和链式查询方式 20. 下列对指令系统的描述中，正确的是（ C ）。

A、RISC的指令系统一般多达二三百条 B、CISC的指令系统的指令条数较少 C、RISC的指令长度固定

D、RISC的指令系统中所有指令都能访问存储器

21. 与微程序控制器相比，硬件布线控制器的特点是（ D ）。

A、指令执行速度快，指令功能的修改和扩展容易 B、指令执行速度慢，且指令功能的修改和扩展较难 C、指令执行速度慢，但指令功能的修改和扩展较容易 D、指令执行速度快，指令功能的修改和扩展较难 22. 下列对于总线的描述，正确的是（ D ）。

A、CPU同其它高速功能部件相连接的总线，称为内部总线 B、CPU同IO设备之间相互连接的总线，称为IO总线

C、CPU内部连接各寄存器及运算器件之间的总线，称为外部总线 D、IO设备之间互相连接的总线，称为IO总线 23. 在集中式仲裁方式中，（ D ）的特点之一是总线上设备的优先级次序是可

以改变的。

A、链式查询方式 B、计数器定时查询方式

C、独立请求方式 D、独立请求方式和计数器定时查询方式 24. 为了减少磁盘驱动器的存取时间，可以采取的措施有（ A ）。

I、提高磁盘机主轴转速 II、提高I/O总线速度 III、设置磁盘Cache IV、改善访问方式，兼用顺序访问和随机访问两种方式

A、I、II和III B、I、III C、III和IV D、I、II、III和IV

二、 判断题

1. 响应时间是指从输入有效到系统产生响应之间的时间度量，用时间单位来度

量。（√）

2. RISC访内指令中，操作数的物理位置一般安排在同一个主存单元。 （ X ） 3. CPU响应中断时，暂停运行当前程序，自动转移到中断服务程序。（√） 4. 为了便于实现多级中断，保存现场信息最有效的办法是采用堆栈。（√） 5. 引入虚拟存储系统的目的是提高存储速度（容量）。（×） 6. 流水线中造成资源相关的原因是执行算术指令而引起。（X）

7. 在计算机总线中，地址信息、数据信息和控制信息不能同时出现。（×） 8. 为了便于实现多级中断，保存现场信息最有效的办法是采用堆栈。（√） 9. DMA方式进行外设与主机交换信息时，不需要向主机发出中断请求。（√） 10. 定点补码运算时，其符号位不参与运算。（ ×）

11. 冯.诺依曼型计算机的基本工作方式的特点是按地址访问并顺序执行指令。

（√）

12. 浮点数的取值范围由阶码的位数决定，而精度由尾数的位数决定。（√） 13. Cache和虚拟存储器的存储管理策略都利用了程序的局部性原理。（ √ ） 14. 每一个基本操作就叫做一条指令，而解算某一问题的一串指令序列，叫做该

问题的计算程序，简称程序。（ √ ）

15. 在当今的计算机系统中，存储器是数据传送的中心，但访问存储器的请求是

由CPU或I/O发出的。(√ )

16. DMA方式是指由DMA控制器执行I/O程序，以实现外围设备与主存之间的数

据直传。（ × ）

17. 单地址指令中为了完成两个数的算术运算， 除地址码指明的一个操作数以

外，另一个数常需采用间接寻址方式。（ ×） 18. 一旦中断请求出现，CPU立即停止当前指令的执行，转去受理中断请求。（× ） 19. DMA控制器和CPU不能同时使用总线。（ ×）

20. 为保证中断服务程序执行完毕以后，能正确返回到被中断的断点继续执行程

序，必须进行现场保存操作。（√）

三、 填空题

1. 按IEEE754标准，一个浮点数由（符号位S）、（尾数M）、(阶码E)三个域组成。

2. 计算机采用多级存储体系结构，即（cache）、（主存）和（外存）。 3. 形成指令地址的方式，称为（指令寻址方式）。该方式有（顺序寻址）和（跳

跃寻址）两种，由指令计数器来跟踪。

4. CPU是计算机的中央处理器部件，具有（指令控制）、（操作控制）、(时间控

制)和（数据加工）的基本功能。

5. 为了解决多个主设备同时竞争总线（控制权）的问题，必须具有总线（仲裁

部件）。

6. CPU对外围设备的管理方式中，（程序查询）方式是最简单的管理方式，CPU

定期执行设备服务程序，主动了解设备的工作状态。（程序中断）方式是使用广泛的一种数据交换方式，当某一外设的数据准备就绪后，它“主动”向CPU发出请求信号。

7. 形成操作数地址的方式，称为（数据寻址方式）。操作数可放在专用寄存器、

（通用寄存器）、内存和（指令）中。

8. （存储程序）并按（地址顺序）执行是冯·诺依曼型计算机的工作原理。 9. 移码主要用于表示浮点数的(阶码E)，以利于比较两个指数的(大小 )和

(对阶)操作。

10. 互斥的微操作，是指不能（同时 ）或不能在（同一CPU周期内）并行执行

的微操作。

11. 当代流行的标准总线内部结构包含：①（数据传送总线）是由地址线、数据

线、控制线组成的；②（仲裁总线）；③中断和同步总线；④（公用线 ）包括电源、地线、时钟、复位灯信号线等。

12. 设定点整数x为41H，请在八位机中用十六进制表示以下内容：（1）x的补

码为（01000001）。（2）-x的补码为（10111111）。（3）-x的移码为（00111111）。 13. 双端口存储器和多模块交叉存储器属于（并行存储器）结构。前者采用（空

间并行）技术，后者采用（时间并行）技术。

14. 控制部件向执行部件发出的各种（控制令）叫作微命令，它是构成控制序列

的（最小）。在同一CPU周期内并行执行的微命令组成了一条（微指令）。 15. 中断（Interrupt）是指CPU暂时中止（ 运行主程序），转去处理（ ）

的紧急事件，处理完后自动返回原程序的功能和技术。 16. 系统程序包括：①各种服务性程序，②（语言类程序），③（操作系统），④

（数据库管理系统）。

17. 为了用计算机直接处理汉字，要解决汉字的（输入编码）、（汉字内码）、（字

模码）等三种不同用途的编码。

18. 主存与cache的地址映射有（全相联）、（直 接）、（组相联）三种方式。 19. 一个较完善的指令系统应当包含（数据传送 ）、算数运算类指令、（逻辑运

算类指令）、（程序控制 ）、I/O类指令、字符串类指令、系统控制类指令。 20. 总线是构成计算机系统的（互联机构），是多个系统功能部件之间进行数据

传送的（公共通道），并在（争用资源）的基础上进行工作。

四、 计算题

1. 已知：x=+113，y=-110，设机器字长为8位（最高位为符号位，且为1位符号位）， 求： ① [x]原，[x]反，[x]补；

② [y]原，[y]反，[y]补；

③ 采用补码运算，求x+y的值是多少？（用二进制表示） ① [x]原=01110001 ，[x]反=01110001， [x]补=01110001 [y]原=1110 1110，[y]反=1001 0001 ，[y]补=1001 0010；

③ [x]补+[y]补=01110001+1001 0010=0000 0011（1分） x+y=0000 0011（1分）

2. 将十进制数-10.625转换为IEEE754单精度浮点数，最后结果用十六进制表

示。 1010.101 =1.010101*2^3 E=e+127=3+127=130=10000010 1100 0001 0010 1010 0000 0000 0000 0000= C12A0000H

3. 已知定点小数X=－0.111010和Y=+0.110011，假设机器字长为8位，请用变形补码计算X－Y的补码，并提出结果是否溢出。。 [X]补=11.000110 [-Y]补=11.001101

[X-Y]补=[X]补+[-Y]补 =10.010011 负溢出

4.浮点数x=0.1101×210 y=-0.1010×211，尾数4位，阶码2位，尾数和阶符都采用补码表示，都采用双符号位表示法，最后结果规格化, 尾数采用就近舍入处理。求x+y。 -0.1110*2^01

5．写出±0的反码、补码和移码（最高1位为符号位，结果用8位二进制表示）。 +0反码00000000补码00000000移码10000000

-0反码10000000补码00000000移码10000000

6. 假设有两个整数x和y，x=-78，y=-90，采用补码形式（含最高一位为符号）表示，x和y分别存放在寄存器A和B中。另外，还有两个寄存器C和D。A、B、C、D都是8位的寄存器。请回答下列问题（要求写出详细步骤，最后结果用十六进制表示）：

（1） 寄存器A和B中的内容分别是什么？

X=-78=-4E(H)=11001110 [X]补=10110010=B2(H) Y=-90=-5A(H)=11011010 [Y]补=10100110=A6(H) （2） x和y相加后的结果存放在C寄存器中，寄存器C中的内容是什么？ 101011000(溢出) 01011000

五、 分析及应用题

1. 指令格式如下图所示，机器字长为16位，其中OP为操作码字段，Ms和Md分别为寻址方式，Rs和Rd为通用寄存器，Ms和Rs组成了源操作数，Md和Rd组成了目的操作数。

15 10 9 5 4 0 OPMsRsMdRd源操作数目的操作数

请分析：

（1） 指令格式是何种指令格式？

（2） 请解释说明，该指令可以指定多少种操作？

（3） 若源操作数和目的操作数各有 8种寻址方式，则该系统可以具有多少

个通用寄存器？

（1）单字长二地址指令

（2）因为OP段占6位，所以可以指定64种操作

（3）寻址方式占3位，所以Rs和Rd各占2位，可以具有2^2=4个通用寄存器。

4.下图所示为双总线结构机器的数据通路。SUB R2, R0指令完成(R0)-(R2)→R0的功能操作，画出其指令周期流程图。假设该指令的地址已放入PC中。除取指令周期外，在指令周期流程图的每一个执行CPU周期右边列出相应的微操作控制信号序列。

解：

X-Y-> R0 - , ALUO, G ,ROI （2分） （1分）

R0 -> X R0O,G,XI （2分）

PC -> I-cache ->IR ,PC+1 （2分）

（1分）

R2-> Y R2O,G,YI （2分）

5.CPU的数据通路如下图所示。运算器中R0～R3为通用寄存器，DR为数据缓冲寄存器，PSW为状态字寄存器。D-cache为数据存储器，I-cache为指令存储器，AR为地址寄存器，PC为程序计数器（具有加1功能），IR为指令寄存器。单线箭头信号均为微操作控制信号（电位或脉冲），例如，LRO表示读出R0寄存器，SR0表示写入R0寄存器。 机器指令“STO R1，（R2）”实现的功能是：将寄存器R1中的数据写到以(R2)为地址的数存单元中。

请设计该存数指令的指令周期流程图，并在CPU周期框外写出所需的微操作控制信号（一个CPU周期含4个时钟信号T1～T4，寄存器打入信号须 注明Ti时序）。

SPSW C1 PSW ALU C2 DR/w SR0 SR1 SR2 SR3 R0 R1 R2 R3 LR0 LR1 LR2 LR3 OP IBUS I-cache 指存 IR/w AR SAR SPC SDR PC PC+1 地址码 SIR DBUS 操作控制器 C1 Cn D-cache 数存 DR 解：

PC→Icache→IBUS→IR

Pc+1 (4分) 取 指 译码 IR/w=1 SIR(T3) PC+1(T4) R2→DBUS→AR (3分) 执 行 R1→DBUS→Dcache (3分) LR2,C2 SAR(T4) DR/w=0(T4) LR1(T1),C2(T2)

6. CPU的地址总线16根（A15 –A0，A0 是低位），双向数据总线16根（D15-D0），控制总线中与主存有关的信号有\\MREQ（允许访存，低电平有效），R/W（高电平读命令，低电平写命令）。主存地址空间分配如下：0～8191为系统程序区，由EPROM芯片组成，从8192起一共32k地址空间为用户程序区，最后（最大地址）4k地址空间为系统程序工作区。上述地址为10进制，按字编址。现有如下芯片：

EEPROM：8K *16位（控制端仅有CS（电平有效）），16 K*8位 SRAM： 16K*1位 ，2K*8位，4K*16位，8K*16位

请从上述芯片中选择芯片设计该计算机主存储器，画出主存逻辑框图，注意画选片逻辑（可选用门电路及译码器）。

D0~D15 R/W CPU A0~A12 MREQ A13~A15 ROM 8k*16 RAM 8k*16 RAM 8k*16 RAM 8k*16 RAM 8k*16 RAM 4k*16 Y0 Y1 Y2 Y3Y4Y7A123-8译码器 Y0 Y1 Y2 Y3 Y4 Y7 7. 利用1M×8位的SRAM芯片（如图所示），设计一个1M×16位的存储器，画出地址总线、数据总线、控制总线（片选CS#、访存允许E#、读写命令R/W#）的连接图。数据总线、地址总线均用双线表示，标注其宽度。

A0~A19

CS R/W OE SRAM 1M×8 A0~A19 CS R/WE OE D0~D7 D0~D15 D0~D7 SRAM 1M×8 A0~A19 CS R/WE OE D0~D7 D8~D15

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