杭电计组实验8-实现R型指令的CPU设计实验

杭州电子科技大学计算机学院

实验报告

实验项目：

课程名称：计算机组成原理与系统结构设计

姓名： 学号： 同组姓名： 学号： 实验位置（机号）： 自己的笔记本

实验日期： 指导教师：

一、实验目的 （1）掌握灵活应用Verilog HDL进行各种描述与建模的技巧和方法。 （2）学习在ISE中设计生成M恶魔人员IP核的方法。 （3）学习存储器的结构及读写原理，掌握存储器的设计方法。 二、实验仪器 ISE工具软件 三、步骤、方法 实验在实验三~六的基础上，编写CPU模块，实现8条指定的R型指令。 内容（1）启动ISE工具软件，选择File->New Project,输入工程名shiyan8，默认选择后，点击（算Next按钮，确认工程信息后点击Finish按钮，创建一个完整的工程 法、（2）新建一个工程，将实验三实现的ALU模块，实验四实现的寄存器模块，实验七实现程的指令存储器和取指令模块的*v 文件复制到工程目录下，并添加到工程中。 序、（3）修改寄存器模块，以使r0内容恒置全零且只读。 步骤（4）复制实验七的指令存储器模块的ipcore_dir目录至新工程，并添加ROM_B.xco文件；和方再修改ROM_B的初始化关联文件为新工程下的*.coe文件。 法） （7）同样类似创建shiyan8的CPU模块，完成创建后。编辑程序源代码，引用ALU模块、寄存器堆模块，取指令模块实例。并定义一组信号将各模块有序连接。然后编译。并进行运行，观察是否正确。 （9）在工程管理区将View类型设置成Simulation，在任意位置右击，选择New Source命令，选择Verilog Test Fixture选项。点击Next，点击Finish，完成。编写实shiyan8的仿真代码，观察仿真波形，如果验证逻辑有误，则修改代码，重新编译，仿真，直至正确。 （10）由于实验八并未链接实验板，所以后面的链接实验板的步骤此处没有。

操作过程及结果 一，操作过程 实验过程和描述： 1、PC模块 module pc(inst_code,clk,reset,PC,PC_new); input clk; output wire [31:0]inst_code; input reset; output reg[31:0]PC; output [31:0]PC_new; assign PC_new=PC+4; rom FA0(clk,PC[7:2],inst_code); always@(posedge clk or posedge reset) begin if(reset) begin PC<=32'H00000000;end else begin PC<=PC_new;end end 2、ROM模块 module rom(clk,addr,douta); input clk; input [7:2]addr; output [31:0]douta; rom_a your_instance_name ( .clka(clk), // input clka .addra(addr[7:2]), // input [5 : 0] addra .douta(douta) // output [31 : 0] douta ); Endmodule 3译码器模块 module yimaqi(OP,func,write_reg,ALU_OP); input [5:0]OP; input [5:0]func; output reg write_reg; output reg [2:0]ALU_OP; always@(*) begin if(OP==6'b000000) begin case(func) 6'b100000:ALU_OP=3'B100; 6'b100010:ALU_OP=3'B101; 6'b100100:ALU_OP=3'B000; 6'b100101:ALU_OP=3'B001; 6'b100110:ALU_OP=3'B010;

6'b100111:ALU_OP=3'B011; 6'b101011:ALU_OP=3'B110; 6'b000100:ALU_OP=3'B111; endcase write_reg=(func==0)?1'b0:1'b1; end end endmodule 4、 寄存器模块 module jicunqidui(R_Addr_A,R_Addr_B,Clk,W_Addr,W_Data,R_Data_A,R_Data_B,Reset,Write_reg); input Clk,Reset; input wire Write_reg; input wire[4:0]R_Addr_A; input wire[4:0]W_Addr; input wire[4:0]R_Addr_B; input wire[31:0]W_Data; reg [31:0]REG_Files[31:0]; output wire[0:31]R_Data_A; output wire[0:31]R_Data_B; integer i=0; always@(posedge Clk or posedge Reset) begin if(Reset) begin for(i=0;i<=31;i=i+1) REG_Files[i]<=32'b0; end else begin if(Write_reg) REG_Files[W_Addr]<=W_Data; end end assign R_Data_A=REG_Files[R_Addr_A]; assign R_Data_B=REG_Files[R_Addr_B]; Endmodule 5、ALU module ALU(A,B,ALU_OP,F,ZF,OF); input [31:0]A; input [31:0]B; input [2:0]ALU_OP;

output reg ZF,OF; reg OF1,OF2; output reg[31:0]F; always@(*) begin case(ALU_OP) 3'b000:begin F=A&B;ZF=(F==32'b0)?1:0;end 3'b001:begin F=A|B;ZF=(F==32'b0)?1:0;end 3'b010:begin F=A^B;ZF=(F==32'b0)?1:0;end 3'b011:begin F=~(A|B);ZF=(F==32'b0)?1:0;end 3'b100:begin {OF1,F}=A+B+0;ZF=(F==32'b0)?1:0;OF=OF1^F[31];end 3'b101:begin {OF2,F}=A+(~B)+1;ZF=(F==32'b0)?1:0;OF=OF2^F[31];end 3'b110:begin F=A #100; #100; R_Addr_B = 0; W_Addr = 5'b00010; Write_reg = 1; W_Data = 32'h2222_2222; Clk = 0; Reset = 0; R_Addr_A = 5'b00001; R_Addr_B = 5'b00010; W_Addr = 0; Write_reg = 0; W_Data = 0; Clk = 0; Reset = 1; R_Addr_A = 5'b00001; R_Addr_B = 5'b00010; W_Addr = 0; Write_reg = 0; W_Data = 0; RTL图

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