Cadence课程设计报告 - 图文

集成电路设计原理

课程设计报告

姓名： xxx

学号：xxxxxxxxx

1

指导教师：xx

一、 课程设计目的

1、掌握集成电路典型制造工艺流程及其所需的光刻掩膜版，以及每块光刻掩膜版的

作用，能够识别集成电路版图；

2、掌握集成电路性能与电路结构和器件尺寸之间的关系，能够正确分析和设计电路，学会电路图录入和电路模拟软件（spice）的使用；

3、掌握集成电路性能与版图布局布线之间的关系，能够合理进行版图规划；

4、掌握集成电路版图设计规则的含义以及消除或减小寄生效应的措施，能够正确设计集成电路版图，学会版图录入和版图设计规则检查（DRC）软件的使用；

5、学会电路与版图一致性检查（LVS）、版图参数提取（LPE）及版图后模拟软件的使用。

二、课程设计内容

1、提取电路。

2、版图和所提取的电路图一致性检测（LVS）。 3、电路分析。 4、电路功能仿真。

5、画出版图，并进行DRC检测。

6、将自己所画出的版图和原来的电路图进行一致性检测

三、设计过程

（一）从给出的版图中提电路。

1

2

2、提出电路并绘制电路，绘制完毕后将电路进行整理，并对电路中每一个管子进行参数设置。

电路图如下：

（二） 从电路图中分析电路功能。

初步分析电路，发现其为一个带使能端E的D触发器，E=1时D触发器有效，反之无效

（三） 通过做LVS，将电路图与版图信息进行比较。

a) 导出cdl，gds及rul文件。 1）、导出cdl文件（电路图）。

Icfb 中 file——export——cdl，修改路径及文件名。 如果导出失败，则可以在终端键入vi si.log查看错误。 2）、导出.gds文件（版图）。

Icfb中file——export——stream，修改路径及文件名。 如果导出失败，可以在终端键入vi pipo.log查看错误。 3）、修改.rul文件。

在终端 /kecheng/yangx216路径下键入vi lvs.rul 进入rul文件修改。 PRIMARY改为x216, INDISK改为x216.gds。

4）、修改x216.cdl文件。

在终端 /kecheng/x216路径下键入vi x216.cdl, 进入.cdl文件进行修改，由于cdl 文件中p管用PM表示，n管用NM表示，而.gds文件中p管用P表示，n管用N表

3

示，所以必须在cdl文件中加入equiv P=PM N=NM，或者在导出cdl文件时填写，否则无法进行比较。

5）、进行LVS

在终端键入LOGLVS进入软件运行环境。

依次键入 cir x216.cdl con x216

sum(非必须，查看有多少个n管和p管)

最后键入x退出。

在终端键入PDRACULA，进入软件运行环境。 键入/get lvs.rul（读rul文件） /f 退出

运行jxrun.com，键入vi lvs.lvs 可以查看版图信息与电路图信息比较。 发现错误后，根据所提供信息修改电路图（因为版图信息一定是正确的），保存后重新导出.cdl文件并修改，然后从LOGLVS重复以上步骤，直至查看lvs.lvs文件发现版图与电路图完全匹配为止

（四）仿真

1）将所画电路生成一个symbol, Design——creat cellview——from cellview 2）新建一个cell，调用此模块，并给其加上激励信号，设置信号源的形式及大小。

4

3）进入仿真环境，进行仿真。 Tools——analog environment

选择模型文件logic025.scs ，section 一栏填入tt（典型的）。

填入仿真时间，注意时间应稍长，否则会产生较大的延迟，导致波形不正确。 运行，得到波形如下：

4）以上分析，可以列出功能表如下：

5

本文来源：https://www.bwwdw.com/article/g7cw.html