07.基础电路设计(七) EMC对策与雷击防护

基礎電路設計(七) EMC對策與雷擊防護

高弘毅

內容標題導覽：｜IC與LSI高速化與封裝時的噪訊對策｜電路基板封裝時的電氣性｜導體的電感｜電感最低化設計｜Ground｜ ｜EMC的對策重點｜ Filter｜介面的shield對策｜屏蔽技巧｜Twist pair電線與同軸cable｜ 電源供給線產生的放射｜

前言

由於IC與LSI高速化與高度積體化，使得IC與LSI本身就成是巨大的噪訊發生源，此外基於低耗電量的要求，即使IC與LSI低耗電化或是低噪訊化，從機器整體的角度觀之，機器對外部的噪訊反而變得極端敏感，因此有必要開發可抑制EMC等電磁干擾的技術。

噪訊對策可分為兩種方式，一種是直接抑制噪訊，另一種方式是避免外部噪訊造成電磁性結合引發電路誤動作，前者必需採取EMI對策，後者則需採取EMS對策。在電磁噪訊充斥的環境下設計電子電路，除了成本trade off考量之外，概括性的對策手段摸索與理論的結合成為重要的手法，因此接著要深入探討EMI與EMS的防護與對策。

IC與LSI高速化與封裝時的噪訊對策

設計電子電路時選用適合電路動作速度的邏輯IC非常重要，如果IC動作速度超過設計上的要求時，系統與機器的頻寬會大幅增加(圖1)，抑制機器產生的噪訊變得毫無意義，而且更不易進行EMC對策。最近大部分的電子機器都使用高速低電壓CMOS IC，若與以往常用的TTL IC比較，CMOS IC反而更容易因噪訊造成電子電路誤動作。噪訊發生源通常是在電流變化(di/dt)很大的部位。CMOS IC是在switching產生大電流(過渡電流與充放電電流)變化時動作，此時若流入具有有限阻抗

(impedance)的ground line(主要是ind uctance成份)，該部位就會發生電壓下降現象，而壓降造所成電路誤動作，會因低電壓IC的閥值越低越危險。相較之下高速IC的場合，即使是數ns的噪訊也會引發電路誤動作，因此不論是設計電子電路或是封裝設計，噪訊對策時必需注意以下要點:

(a).電源與接地層低阻抗化

雙面電路基板對動作速度較低的數位電路，具有良好的低阻抗效應，因此接地可以採用如圖2所示的網狀(mesh)導線，如果能縮小電源?接地(ground)所形成的迴路面積(loop area)，即使受到外部磁界影響產生誘導電流，由於該電流會相互抵銷，因此整體而言雙面電路較不易受到外部磁界影響。不過短、粗是設計電源?接地導線的基本重要觀念。複數導體時電源?接地的導線，則需避免島狀分佈。高速高性能電路通常是採用多層電路板，同時會將電源?接地作為better面，信號傳輸線路尤其是阻抗(impedance)為80Ω左右時，最好使用micro strip line結構設計，如此便可降低傳輸線路的阻抗值，進而可讓送信端能使用具有高驅動能力的IC元件。除此之外為了使電路能充分發揮應有特性與整合性，因此高速高頻電路大多使用多層電路板。

(b).Switching噪訊

有關高速數位電路中CMOS IC的時間延遲問題，由於Bus是在某種tinning下同步進行switching，未作switching時雖然祇有數μA的漏電(leak)，不過當switch ing動作時CMOS IC電路的電流中含有貫穿電流與充放電電流成份，由於貫穿電流與充放電電流會影響其它元件與電路，因此它是造成電路障礙的原因之一。

【計算實例1】

有關貫穿電流的影響，假設CMOS IC為32位元Bus都是從0開始變化成1，每個位元的貫穿電流為10mA，電源供給的電流ID :

ID=32x10mA=320mA

瞬間發生如此大的電流變化(di/dt)，雖然導線的長度很短，不過LSI內部寬度祇有1μm以下微細導線的電壓會急遽下降，造成LSI內部產生無法忽視的ground bounce現象。上述計算實例祇考慮貫穿電流的影響，事實上LSI內部流有充放電電流，該充放電電流隨著動作頻率不斷變化，動作頻率越高消耗電流越大。CMOS IC的消耗電流Pd 可由下式求得:

靜態消耗電流IDD=Pd/VDD 。最近IC不朝朝向低電壓低耗電量方向發展，假設電源電壓從5V變成3.3V低電壓時，耗電量減少程度可利用式(1)求得:

VDD2=(3.3V/5)2=0.44=44%

亦即電源電壓從5V變成3.3V低電壓時，耗電量會降低44%。必需注意的是低電壓化對IC/LSI的站立/下降時間幾乎毫無影響，電壓變化(dv/dt)與高頻噪訊有直接關連，也就是說IC/LSI的低電壓化，可以有效減少IC/LSI本身的噪訊。

【計算實例2】

8位元shift resistor 74HC164的規格如下:

如上所述電源?接地pattern導線層內流有貫穿電流、負載充放電電流、終端阻抗驅動電流所構成的高頻電源電流，而且電源?接地pattern導線層內還具有有限阻抗(impedance)，如果switching動作電流流入電源?接地pattern導線層內時，就會因電壓下降造成電路發生誤動作。此外若用介面cable與外部機器設備連接時，介面cable會成為common放射的天線，造成其它機器受到干擾，換言之電源接地層內的高頻電源電流是common放射的發射源，因此common放射成為EMI對策的重要對象之一。實施switching動作電流對策時的重點，分別是IC/ LSI的站立時間與下降時間。站立時間越快電源電流的頻寬越大，放射至外部的電磁波頻寬也越大，相對的就越不容易進行對策。對機器設備或是系統而言，維持最小頻寬與抑制放射噪訊，成為最有效的EMI對策，換言之延遲IC/LSI的站立時間具有下列效果:

※抑制放射噪訊的發生。

※可以抑制負載容量充放電時的電流。 ※可以減少反射的影響。

因此IC/LSI必需選擇適合該電路特性的低速元件，因為避免使用超過電路特性的高 速IC，可以減少不必要的噪訊以及電路誤動作等困擾，這也是最有效EMI對策的基 本概念。

接著要介紹decoupling在抑制電源?接地pattern導線層內高頻電源電流時所扮演的角色。

(c).Decoupling Condenser

Decoupling Condenser原本的目的是利用電容器儲存電荷，提供IC/LSI動作時必要的驅動電流，因此Decoupling Condenser必需具備可支援高速動作時貫穿電流等瞬間大電流的特性。傳統的Decoupling Condenser祇需針對每個IC，使用0.01～0.1μF高頻特性的陶瓷電容器即可，尤其是消耗電流與驅動電流之間無極大差異時使用TTL IC，基本上就不會造成特別的問題。不過IC高速化會使用信號站立時間變快，此外使用靜止電流與驅動電流的比很大的CMOS IC時，Decoupling Con denser的封裝方式則扮演關鍵性角色，由於Decoupling Condenser對電子電路具有重大影響，因此最近受到高度重視。圖3是電容器(Condenser)的高頻波等價電路，類似這樣的電路並非單純的Condenser，因為根本上lead端會存有寄生電感(Inductance)，而寄生電感會使Condenser無法充分對應鬚狀脈衝電流模樣的貫穿電流、充放電電流，最後造成電路動作延遲等嚴重後果，此時Decoupling Cond enser卻無法有效提供IC/LSI必要的驅動電流。造成上述現象主要原因是因為swi tch動作無法支援的電流，變成由電源提電流供，使得電源?接地pattern導線層內流有鬚狀脈衝電流(高頻電源電流)。

換言之為了使Decoupling Condenser可作高速動作，因此需設法使電感成份降至最低水準，常用手法是選擇chip ceramic condenser作對策，該元件通常是設於電源?接地端之間導線長度最短的區域，藉此降低電感成份。在IC/LSI眾多元件種類之中，有些元件有考慮電源?接地端的layout與Decoupling Condenser組裝問題，有些元件則未考慮上述問題。多層電路板的電源?接地是由batter面構成，因此電源?接地即使是高頻性，仍可見到阻抗(impendence)成份。IC/LSI用Decoupling Condenser的電荷屬於低阻抗，所以祇要補正IC/LSI不足的驅動電流，高頻電流就可以通過電源層流動。具體對策如圖4所示，在電路上裝設高頻用inductor，如此一來就可提高高頻阻抗(impendence)，進而防止switching時的動作電流流出電源側。如上所述當switching時，高頻貫穿電流會在CMOS LSI內部電源與接地之間流動，為了抑制IC/LSI的高頻大電流集中在電源?接地之間流動，同時減輕單位pin的電流，因此將電源與接地端子作多腳化(multi pin)設計成為常用的手段。如圖5所示實際pattern封裝設計時，並非概括性的設置Decoupling Condenser，而是在每個電源?接地之間設置Decoupling

Condenser。

(d).信號線的終端

要讓數位號產生的高頻波頻寬降至最低範圍，基本上必需防止傳輸線路不整合所造成的over shoot與linking波形變動，因為如此一來除了可以防止電路誤動作之外，還可使放射噪訊頻寬變窄。圖6是常用的對策方式，這種對策也稱為終端法，不過最有效的終端法是並列終端法與Tabnan終端法。

(e)降低電流loop面積

某點的電磁波電界強度 可用下式求得: E=K(f2AI/r) ------------------------(2) K:定數。 f:頻率。

A:電流loop的面積。 I:電流loop的電流大小。 r:至電流loop的距離。

由式(2)可知降低電界強度的條件是抑制 ，增加 值，也就是說要降低放射能量必需增加loop電流值，減少loop面積與頻率同時加大物理距離。loop面積最小化意味著可以降低從該處放射的噪訊能量，同時還可以避免成為噪訊放射至外部的天線，使得電子機器不會產生或是接受噪訊，進而獲得EMC防護對策的預期效果。除此之外layout封裝線路時，必需注意平行鄰接且長度較長的pattern，很容易發生cross talk使得噪訊值無法降低，因此必需特別謹慎處理。

文接著要探討有關layout封裝線路時的噪 :

①連接各電子元件的信號線電源?接地導線pattern，必需全部與inductance連接，尤其是使用雙面印刷電路板的場合，更需作精密通盤的檢討。

②已經裝有電子元件的印刷電路板，基本上就會有所謂的浮游容量，尤其是inducta nce的power line上，會佈滿整面浮游容量的「powder」。浮游容量的影響隨著頻率的增加，使得浮游容量變成無法忽視的潛在性問題。

③平行鄰接的兩條pattern導線，具有靜電容量與電感(inductance)成份。

接下來要介紹有關上述②、③項因靜電誘導與電磁誘導造成意外性的噪訊誘導事項；上述第①項則在後段「導體的inductance」章節中有詳細的說明。

(1)靜電誘導

圖7是靜電誘導造成誘導電壓的等價電路，誘導電壓可利用下式求得: V2=V1x{Z/(Z+ZS)}------------------(3) ZS:誘導體之間的浮游容量

Z:grand與被誘導line之間的阻抗(impedance)。

由於高頻電路的ZS、Z 絕對具有LC成份，因此可將高頻電路當作複素數考慮。

電路基板封裝時的電氣性

【計算實例3】

配電管內(duct)的電線與信號線相互緊密設置，假設兩者之間的結合容量為40pF/m，詴算100V，50Hz的電線與信號線長度10公尺時，被信號線誘導的電壓V2 。信號線ground的阻抗(impedance)為1MΩ。與10公尺長的信號線結合容量為400Pf時，電抗(reactance)ZS 計算如下:

從以上計算結果可知誘導電壓由於結合容量降低獲得舒緩，也就是說電力線與信號信如果能取得充分的物理間隔就是最好的對策。

(2)電磁誘導

被電磁誘導的電壓 可利用下式求得:

同相位電流在並行兩條pattern導線內流動時，會因磁氣結合變成相互電感誘導，此時的誘導電壓 會與pattern直列重疊，形成被誘導pattern進而變成cross loop電流。

【計算實例4】

pattern導線上的兩條信號線，間隔 ，pattern長度 ，詴算此時的相互電感(inductance) ；此外信號源的頻率為100MHz，電流 時，詴算此時的誘導電壓 。

假設印刷電路板上形成的導體pattern自我電感(inductance)為 ，pattern寬度＋銅箔厚度為parameter，電感與pattern長度的關係如圖8所示。自我電感 的計算式如下所示:

導體的電感

【計算實例5】

假設獨立的印刷pattern寬度w 為0.2mm，導體厚度t 為18μm，長度λ 為100mm。詴算pattern的自我電感L 與導體R阻抗 。此外詴算頻率分別是1MHz、10MHz、 100MHz，導體的誘電率σ=0.58x108(S/m) 時的電抗(reactance)XL。

將以上數據代入式(4)與式(5)，分別計算自我電感 與導體阻抗 ，其結果如下:

L= 0.146μH R=0.47Ω

接著計算頻率為1MHz、10MHz、100MHz時的電抗(reactance) ，其結果如下:

f=1MHz時 f=10MHz時 f=100MHz時 XL=0.92Ω XL=9.2Ω XL= 92Ω

由以上計算結果可知動作頻率變高，在1MHz左右時阻抗(Z=R+jL∞)很低，因此pattern導線的電抗(reactance)強度還不致對電路造成影響。不過當頻率變成10 0MHz時，自我電感的電抗(reactance)XL 是導體阻抗 的200倍，也就是說一旦變成100MHz時，導線pattern產生的電壓下降成為無法忽視的問題，它與上述連接元件的pattern導線，在高頻領域時必需考慮的電感(inductance)具有相同意義。電感(inductance) 與導體的長度與寬度具有依存特性，導體的寬度越大長度越短，越能抑制阻抗(impedance)。由圖8可知自我電感具有長度方向依存特性，對寬度方向的依存性較低，例如寬度增加十倍，電感(inductance)大約降低一半左右，不過如果長度變成1/2時，電感值可改善至1/2.2以下。由此可知pattern變短是降低

阻抗(impedance)非常有效的方法。電感兩端發生的電壓下降程度，與電流的時間變化成一定比例，電壓下降e可利用下式求得:

e=L×(di/dt)----------------------------(8)

減緩電壓下降可利用式(6)抑制急遽的電流變化，並降低自我電感(inductance) 。di/dt與IC的站立時間特性有關，因此限制使用超過設計需求的高速IC，成為抑制噪訊值最佳手段。不過最近的高速IC輸出阻抗(impedance)一般祇有10Ω左右，站立時間為0.5n s，因此di/dt大約為 左右。

【計算實例6】

印刷電路板的條件與計算實例5相同，詴算108 (A/S)電流變化時的電壓e。

e＝L×(di/dt)

＝0.146(μH)× (A/S) ＝14.6(V)

由計算結果得知由於有導體阻抗，因此產生的電壓反而變低，而誘導電壓 的大小則超過預期。

電感最低化設計

如以上的說明印刷電路板的自我電感(inductance)對高速高頻電路而言，基於電路特性的考量，電路阻抗(impedance)已經成為無法忽視的問題，因為印刷pattern在高速switching時，根據計算實例6的計算結果可知，印刷pattern上會產生電壓下降等問題，該電位差隨著印刷pattern長度成為頻率的天線，也就是說它會變成電磁噪訊的發生源。減緩電磁噪訊的方法如上所述，必需延緩電流的時間變化(di/dt)，同時降低電感(inductance) ，不過基於IC特性與要求性能等限制，無法概括性決定di/dt，因此有關如何降低電感，成為所有電路共通性問題。然而電感是用物理尺寸決定，原則上縮短導線長度無法適用於所有電路，尤其是元件的位置關係，造成pattern長度變長時，要利用電感最小化減輕電感對電路的影響，往往無法順利獲得預期的效果，這種情況可在傳輸信號的電流loop電流方向降低實效電感，藉此減輕電感對高速高頻電路的影響。

圖9是兩條導體內電流流動的方向，電流流動的方向相同時稱為「common mode電流」(圖中實線部份)；電流流動的方向為相異方向時稱為「normal mode電流」(圖中虛線部份)，電流流動方向的差異造成的實效電感Leff 可用下式表示:

電磁放射噪訊的大小並非是電感(inductance)與高頻電流相乘的結果，而是電感與實效電感Leff兩者相乘的積，因此降低實效電感Leff成為減輕電磁放射噪訊重要的因素，也是探討EMI對策時的主要對象。為了降低實效電感Leff，以式(9)normal mode電流而言，可用下式表示:

L1=M 時會變成理想的實效電感，不過事實上不可能獲得0Ω的實效電感。滿足式(11)最大極限的條件是使相互電感M成為最

大化，也就是說在相同條件下必需使實效電感最小化(圖10)。

要使相互電感M成為最大化，乃是意味著使往復的電流loop作最大的磁氣結合，亦即當電流loop的往復線作鄰接配線時，其結果就是loop面積最小的時候(圖11)。需注的是信號線與接地線一旦分開的話，就無法獲得預期的實效電感，此時的實效電感大小大約是自我電感的一半左右。

Ground

CMOS IC/LSI動作時ground流有switching電流(過渡電流)，該過渡電流如果侵入電路共通阻抗(impedance)所構成的電路block時，就會成造成重大障礙，其中又以ground產生的電位差會造成機器發生誤動作，並成為放射噪訊的發生源，因此長久以來一直受到高度重視，這表示降低ground的阻抗，與確保電子機器的性能具有密切的關連。多層基板是由面構成ground，所以比較容易獲得近乎理想狀況的低阻抗效果，雙面基板時就必需設法分散ground電流並降低阻抗(impedance)，基本上可以採用上述的梳形配線作對策。最後將本節介紹的重點整理成如下:

(一)減低導線pattern的長度，降低自我阻抗(impedance)。

(二)減低pattern導線的長度對降低自我阻抗(impedance)具有很好的效應。導線patte rn的寬度增加10倍，自我阻抗 祇降低一半，相較之下導線pattern的長度減低一半，自我阻抗可降低1/2.2以下。 (三)將往復電流loop鄰接配線，可以有效減低實效電感(inductance)；減少電流loop 的面積，可獲得最大值的相互電感(inductance)。

(四)實效電感與電流兩者相乘的積，會變成電磁放射噪訊磁界的大小。

(五)電流loop的面積是指實際圍繞信號線與接地線(return line)的面積，如果信號線 與接地線未鄰接貼近時，實效電感(inductance)會大幅降低。

如上所述根本上最有效的噪訊對策就是「不製造」、「不接受」噪訊，不過最近大部份的電子機器基於設計上的需要，大多是利用介面cable與外部機器、感測器連接，在靜電、電界、磁界、電洞(surge)等噪訊非常複雜的環境下，介面cable會接收EMI產生誘導電壓，最後造成電子機器誤動作immunity等問題。為了阻隔噪訊入侵通常會在conn ector端子附近裝設filter，不過介面上的EMI對策，根本方法是優先處理介面本身，殘餘的噪訊才用filter去除，因此接下來要介紹有關介面EMC的對策rule。

EMC的對策重點

(一).降低grand?電源系的阻抗(impedance)

grand是電路動作的基準電位，因此基準電位穩定化非常重要，此外還必需抑制電源line的IC/LSI在switching時產生的過渡電流流動。

※數位與類比混載電路，必需將電氣性、物理性的ground?電源系分開或是絕緣，ground的供給端需作一點接地。圖12是利用相同電源驅動類比電路與數位電路，不過實際上盡可能改採各別電源方式，提高兩種性質不同的電路所需的電力，主要原因是希望避免兩種電路的ground?電源發生結合效應。

※雙面印刷電路的場合為了穩定ground，因此電路板上必需設置很大的空曠面，再利用ground pattern填埋。 ※由於高耗電CPU等LSI是以大電流作高速switching動作，因此可能會對周圍的IC/LSI造成影響，此時可以採取Decoupling對策，或是在電源部位各別設置Filter，防止電源的高頻成份流入其它電路，進而降低不良影響。

※多層基板的場合各面被分割成複數層，因此電源層屬於低阻抗(impedance)，高頻電流會擴散至一面，如果電源與介面cable連接時，就會供給common mode電流，造成EMI更加惡化。

※Decoupling Condenser的作用是當作局部電源效應，使電源?ground之間的電流loop最小化。

(二).避免使用over spec的高速IC

※IC的站立與下降時間越短，相對的頻率頻譜範圍越寬，由於放射與頻率 成一定比例，而cross talk又與頻率成一定比例增加，因此使的EMI對策變得非常困難，此種情況就必需嚴格限制使用over spec的高速IC。 ※使用低耗電低電壓IC，對抑制EMI的噪訊能量具有重大效益。

(三).反覆周期性的高速clock電路，必需進行阻抗(impedance)整合高頻電路的頻率波長如果大於pattern長度所能忽視的長度時，傳輸線路上波形的位相與振幅就會對電路造成影響，最後導致linking over shoot等現象，因此反覆周期性的高速clock電路，必需進行阻抗(impedance)整合。

※因linking造成的偏斜波形，是發生放射與cross talk的主要原因之一。 ※無終端時反射係數如下式所示:

p=(ZR-ZO)/(ZR+ZO)----------------------------(12)

如上所述最有效的終端法是並列終端與Tabnan終端，不過這兩種方式最大缺點是DC成份的耗電性偏高，很容易造成驅動端IC過度負擔。

※雖然直列終端的設有終端電阻，不過即使收信端發生反射，也不會使驅動端產生再反射，而且這種方式的damping電阻通常祇有數十Ω左右。

(四).為減緩cross talk，必需增加信號pattern之間的結合阻抗(impedance)雖然具體方法是擴大物理間隔，不過實際上大部份的電路板並無充裕的空間，因此建議下列替代方法:

※由於cross talk的大小隨著並行pattern的長度增加，因此建議儘量縮短高速信號pattern的長度。

※在複數並行的信號pattern之間設置ground pattern，除此之外增加電路板上的輸出入line長度，可獲得相當好的效果。

(五).高頻電路的元件layout，要求短pattern導線，因此必需優先檢討元件的layout

※長度很長的並行pattern導線，在信號pattern導線之間設置與ground相同電位的pattern導線。 ※利用cable與LCD連接時，必需避免造成ferrite core尺寸與loop面積過大。

※電路必需平衡化，具體而言就是抑制電路與ground層的阻抗(impedance)，並使信號source端、return端與ground的阻抗(impedance)變成一致。

(六).電源?ground層的對策

降低由於電源?ground層的阻抗(impedance)，主要目的是要抑制電源?ground層的噪訊(noise)，尤其是隨著系統clock高速高頻化，高頻電流祇會在導體表面流動(簡稱為pattern的表皮效應)，造成導體的阻抗變高，如果高頻電流流入具有阻抗的導體，就會產生電下降的問題，有鑑於此必需設法形成一個接近理想狀況的ground層，使電路的基準電壓即使是高頻電流，也不會產生電壓變化，換句話說ground層的低阻抗化，乃是最有效的噪訊對策。低阻抗化具體方法是減輕表皮效應，同時擴大平面(plain)的面積，使電感(inductance)最小化。利用多層電路板構成電源?ground層的高頻電路，雖然無法達成相同電位的理想狀況，不過卻是實現高可靠性、高noise margin系統不可欠缺的要素，除此之外多層電路還具備下列優點:

※利用ground面(plain)與信號線之間形成的容量與輸出IC的輸出阻抗(impedan ce)時定數，使數位波形遲鈍化進而抑制多餘的高頻波成份的強度(level)。

※在信號線下方的ground面，可以利用數位信號電流，有效抑制極峻的磁束變化，並減輕外部磁界的影響。 ※可以降低特性阻抗(impedance)，由於信號線與ground兩者結合後會變的很大，因此可以抑制cross talk。

※信號線與grand兩者所形成的loop面積，相對的可以縮小。降低電源層的高頻電流，可將Decoupling Condenser以

Filter

所謂的噪訊事實上是從靜電噪訊、電磁(電界/磁氣/電磁界) 噪訊、雷電surge、電力機器等處產生，但不論是何種形式的噪訊，當噪訊能量超過某種程度，就會對電子機器造成不同程度的傷害，尤其是高電壓impulse noise、高能量的雷電surge，如果侵入通信導線或是電力線時，就會造成系統設備的絕緣受到破壞導致嚴重的燒毀，甚至引發社會性恐慌。雷電surge無法使用一般的filter電路去除，必需使用可變電阻(Varistor)、Arrester、Silicon Surge 、Absorber等雷電surge對策元件。常用的filter電路其電容器的容量，往往高達數十V至數百V不等，由此可見數千V的高電壓、高能量雷電surge如果流入通信導線或是電力線的話，造成的後果令人無法預期。有關雷電surge將另有專題介紹，本節祇針對motor、變壓器、開關、螢光燈等噪訊能量較小的人工噪訊作為檢討對象。上述電力設備常用的對策是使用LCR元件的filtering電路，必需注意的是未作同軸cable、shield線等介面對策，祇是一昧著重filter的手法並不正確，基本上應該先進行介面對策，剩餘噪訊成份才利用filter作濾除(filtering)，也就是說在設計階段就需將filter納入考量，同時還需要配合外部機器與感測器的資料收授，如此才能使filter發揮去除噪訊的功能。Filter是由線圈(coil)與電容器構成low pass filter，它可作高頻噪訊的filtering，不過噪訊的頻率超過數十MHz時，由於寄生電感(induct ance)與浮游容量，使得filter不易發揮應有的特性，因此對策上必需事先降低寄生電感與浮游容量。此外Condenser的lead wire電感(inductance)成份，與線圈的線間分佈容量會成為高頻寬衰減的要因，不過祇要選用頻寬相同的filter，就可有效解決上述問題。filtering的噪訊分成normal mode與common mode兩種(圖13)，因此filter的結構與方法也分成不平衡mode filter(normal mode噪訊時使用)，平衡mode filter (com mon mode噪訊時使用)兩種，為了不讓噪訊流入電路基板內，因此一般filter都裝設在電路基板的輸入端。

(a).不平衡mode的噪訊對策

不平衡mode噪訊可使用圖14所示，由L、C元件所構成的filter進行噪訊的對策。由圖可知噪訊的阻抗值(impedance)可以改變filter的結構，換言之必需針對噪訊與信號的頻率範圍，設計可以去除噪訊的filter。如果噪訊與信號的頻率範圍重疊時，雖然無法利用硬體的filter去除噪訊，不過卻可利用兩者特性上的差異，以digital filter進行信號處理，同時將噪訊成份去除。

(b).平衡mode的噪訊對策

common mode噪訊對grand而言，相當於傳輸線路的兩線之間相同噪訊相乘的結果，也就是說同相流入兩線之間的噪訊值是相同，因此兩線之間的電位差等於零，亦即祇要線路維持平衡，基本上就不會發生問題，不過實際上卻無法保證線路可以維持平衡，因此隨著對地面的阻抗(impedance)差異，噪訊行進的路徑(route)也發生變化。如圖15所示如果噪訊從平衡mode轉換變成不平衡mode時，就不易去除噪訊。

假設兩線的阻抗(impedance) ，則平衡mode就不會轉換變成不平衡mode。假設 就會發生mode轉換問題，此時收信端子之間會產生噪訊的電位差，進而造成誤動作與耐噪訊margin不足等後果，由此可知電路的平衡化，對噪訊對策具有決定性的影響。

圖16是平衡mode的噪訊對策用filter，圖中的common mode扼流圈(choke coil)通過normal mode信號，使common

mode噪訊受到阻隔。圖17是common mode扼流圈(ch oke coil)的動作機制。

介面的shield對策

如以上介紹放射可分為common mode與normal mode兩種，因此接著要探討這兩種噪訊 的放射源與設計上的注意事項。 (a)normal mode放射

如圖18(a)所示高頻信號電流是在印刷電路板上，以

磁放射，依此觀點normal mode放射的電界強度Ed 可用下式表示:

的流動路徑形成loop面積S，再從該面積發生電

由式(13)可知放射level與pattern導線內流動的高頻電流 ，以及loop面積 成比例，與高頻電流的頻率 的二次方成比例，也就是說高頻信號電流 與loop面積 越大，信號頻率越高越能將電磁強力放射至遠方。為減緩normal mode放射，設計封裝電路時必需注意下列要點:

① 避免使用over spec驅動能力的IC/LSI。 ② 盡量縮短pattern導線的長度。 ③ 盡量減低loop面積。

除此之外高頻電路的信號電流的return電流，盡量靠近ground流動，對多層板而言通常是將信號的return電流設於信號電流下方的ground層，如果ground層設有slit時，return電流會迂迴最後造成loop面積變大等問題，因此設計上需格外留意。

(b)common mode放射

common mode放射如圖18(b)所示，當印刷電路板的GND與地面產生電位差時，輸出入cable就變成天線發射噪訊。由於印刷電路板的ground不論大小都會有電感(indu ctance)Lg 成份，所以GND之間會產生與∞×Lg=2Lg×Π×f 成比例的壓降(VCM) ，該電壓下降會變成common mode電流，同時形成如18(a)、(b)所示的loop。在某觀測點的common mode放射電界強度 可用下式表示:

EC=4Π×10-7f×IC×l(V/m)------------(14) I:Ccommon mode電流。 l:cable長度。

由式(14)可知common mode放射與cable內流動的高頻電流、cable長度、高頻電流的頻率成比例增加。一般而言cable長度會比印刷電路板的pattern長度長，隨著ca ble的長度增加，共振頻率會延伸至較低的領域，如果介面cable在某頻率發生共振，極大的common mode電流會在該loop流動。如式(14)所示在某觀測點的電界強度會變大，甚至會危害其它電子機器造成嚴重傷害。cable內流動的高頻電流是由下列電流所構成:

a.信號電流。

b.common mode電流。它是由信號電流的return電流，與電感(inductance)Lg 產生的電壓下降CCM 現象。 c.電源線內的高頻電流。它是由switching電源的高頻噪訊，與switching噪訊在電源重疊所造成的。

d.電子機器內部發生的電磁噪訊，與機器內的連接部位相互干涉，產生高頻電流成份。也就是說cable內流有信號電流以外無

法預期且是多餘的寬頻高頻電流，因此抑制介面cable多餘的高頻電流，成為確保電子機器可靠性極重要的必備要件。

為了減輕common mode電流並確保電子機器可靠性，電路封裝設計時必需注意下列事項:

必需使電壓下降CCM 最小化。亦即降低電感值(inductance)Lg 。 適當設置Decoupling Condenser，同時抑制電源層的高頻波。 限制使用over spec的高速電子元件。

必要時必需設置common mode filter，抑制common mode噪訊轉換成normal mode噪訊。

為了比較common mode放射與normal mode放射電界強度Ed ，因此以下列計算實例作說明。

(b)Shield對策

基於確保電子機器筐體的EMC，因此EMC採取的Shield對策與介面cable對策不同。筐體的材料可分為金屬與塑膠兩種，金屬筐體具有以下特點:

※電子機器內部產生的電磁噪訊被隔絕封閉，不易洩露至筐體外部。 ※相對的外部的電磁噪訊也不易侵入筐體內。

整體而言金屬筐體具有強化耐噪訊的優點，對EMC產生很好的效果。

塑膠筐體具有以下特點: ※高設計自由度。 ※量產性佳。

因此塑膠外殼經常被當應用在電子產品，不過塑膠筐體對電磁噪訊無抑制效果，而且筐體內部的電路極易受外部電磁噪訊的影響。但不論是塑膠筐體或是金屬筐體，使用上必需注意下列事項:

(a).金屬筐體

※金屬筐體相互接合的場合，必需避免介面cable造成筐體之間發生電位差，同時儘量使信號頻率範圍的頻率低阻抗化(impedance)，具體方法是利用同軸cable與具備shield效果的twist cable的shield外皮， 全方位貼合於筐體內側，進行電磁屏蔽(shield)防護，如此一來金屬筐體對外部電磁噪訊就具備相當程度的防護效果。 ※避免內部電路產生的電磁噪訊洩漏至筐體外部。

常用手法是在機器的出入口部位進行filtering，此外也可以利用圖19所示的LC filter結構去除電磁噪訊。此種情況LC filter必需具備以下特性:

＊信號的頻率範圍內插入損失越少越好。

＊normal mode與common mode必需具備低減效應，為了發揮低減效應因此 cable與基板的接點附近，例如在connector裝設filter。 ＊輸入與輸出端的cable勿鄰近配線。

有關元件的特性使用上需注意的事項，如果是由數十MHz以上高頻filter構成的場合，由於電容與電感(inductance)會影響殘留電感(inductance)與浮游容量的特性，因此盡可能選用電容值與電感值較低的元件。

(b).塑膠筐體

※由於塑膠筐體對電磁噪訊無抑制效果，因此有關強化耐電磁噪訊特性，必需從印刷電路板的改善著手，具體改善改善項目如下所示:

? 強化ground單元。

? ground的電感(inductance)最小化。 ? loop面積最小化。

? 高頻部位的pattern導線最短化。 ? Decoupling Condenser的適宜化。

同時依照電子元件封裝設計的基礎原理與法則，強化並提高印刷電路板的耐電磁噪訊特性。

進入商品化之後卻無法通過EMI規範的場合，雖然可利用塗抹導電塗料，或是利用導電性塑膠作shield對策，不過廣泛進行材料與效果的檢討，卻是必要而且是非常重要的一環，即使最後結論是必需採行時，針對系統整體進行全盤性檢討，尋求成本效益最高的對策未嘗不是明智的抉擇。

屏蔽技巧

設於電磁噪訊環境非常複雜的機器介面cable，外來電磁噪訊經常在cable內結合，成為電路誤動作的原因，類似這種情況通常會使用具有shield效果的twist pair電線或是同軸cable。為了防止電磁噪訊干擾電子機器，理論上必需使信號線物理性的遠離噪訊源導體，然而事實上卻非常不易實現如此的要求，因此屏蔽技巧基本上乃是利用靜電shield、磁氣shield、電磁shield，遮斷外來的電磁噪訊保障電子機器。

①靜電shield(遮蔽電界)

靜電shield不會隨著時間發生變化，頻率很低的場合它可以有效遮蔽電界。具體方法是在應作屏蔽的電路周圍，設置與ground相同電位的導體防止靜電誘導，shield的兩端不可與ground連接，而是與clean的ground一端連接，如果將它與dirty的gro und連接時，該ground noise會作靜電結合，並侵入成為應作屏蔽的信號電路與導體。銅與鋁是典型的shield材料。

②磁氣shield(遮蔽磁界)

磁界有變化的地方若有導體，誘導電流就會流入該導體內，因此必需在磁界的某空間內設置高透磁性的磁性體，藉此收斂磁束減緩磁束對被誘導體的影響，值得一提的即使如此仍無法利用磁氣shield徹底消除磁束。磁氣shield不同於靜電shield，因此不需將shield材料與ground連接。常用的shield材料分別是透磁率極高的鐵與鐵鎳合(permalloy)。

③電磁shield(消耗電磁波)

由於在高頻電磁界良導體的屏蔽(shield)特性比磁性材料好，因此在有電磁界的空間內設置小阻抗(impedance)的導體，利用圖20所示的渦卷電流以反磁束作屏蔽(sh ield)。圖21是磁性材料與良導體對頻率的屏蔽(shield)特性，由圖可知頻率超過100kHz以上時，良導體的屏蔽(shield)特性比鐵鎳合金(permalloy)等磁性材料好。主要原因如上所述它是利用渦卷電流，以反磁束抵銷外部磁界，該特性尤其是頻率超過100kHz以上時更加突顯它的效果，而高頻電磁界就是根據這種動作原理發揮屏蔽效果。由於電磁屏蔽(shield)是使用良導體，它的一端作ground時便可同時兼具靜電屏蔽效應。

Twist pair電線與同軸cable

通常介面cable是使用Twist pair電線與同軸cable。外覆shield主要目的是屏蔽靜電，因此必需與ground連接，該shield對保持ground電位扮演重要角色，為防止高頻電流流入shield，所以必需作單點接地。如果shield兩端同時接地，會形成具大的ground loop，該ground loop若有鎖交的外部高頻電流時，高頻電流就會流入shield，shield電流因內部導體相互感應(inductance)，一旦在內部導體產生誘起電力的話，便成為發生障礙的原因，也就是說避免shield ground因單點接地形成loop的論點，成為目前非常盛行的「單點接地技術」的理論依據。

圖22是shield ground的基本方法。圖22(b)是兩端同時接地，如果在低頻時作兩端接地就會產生問題，亦即低頻的場合必需採用單點接地方式。如圖22(b)所示高頻的場合，如果能獲得圖中的關係式，頻率越高越能發揮單點接地的效果。

圖22 shield ground的基本方法

電源供給線產生的放射

幾乎所有的電子機器都會使用DC switching電源供應器，為了去除外部的傳導噪訊，同時防止switching內部產生的高頻switching噪訊，藉由AC電源cable洩漏至外部，因此通常會在switching電源的上游設置電源用line filter。為了使line filter能有效發揮功能，所以必需進行EMC對策。基本上line filter發揮最大效益，必需先作filter與AC電源以及負載端三者的整合。假設型錄上的filter輸出入終端特性為50Ω，不過由於實際應用時卻欠缺阻抗(impedance)整合的考量，因此要獲得與型錄記載相同的特性變得非常困難，也就是說要使line filter發揮最大效益，必需與元件廠商配合決定可與該電路整合的LC定數，依此定數選用合適的filter，除此之外還必需根據型錄記載的衰減特性，從眾多產品中找尋合適的filter，並實機封裝確認它的效果之後，決定filter的種類才是最有效的對策，因為大部份不整合的line filter幾乎都無法事先預測實際應用後的結果。

此外line filter封裝時必需注意下列要點:

※為防止輸出入配線發生電偶(couple)現象，因此不可將導體捆榜在一起。

※盡量縮短FG線的長度，並降低FG線的阻抗(impedance)，防止高頻噪訊流入機器內部 ※盡量縮短AC電源輸入線的長度。

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